專利名稱：一種卷積編碼方法及卷積編碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于移動通信領(lǐng)域，尤其涉及一種WCDMA通信系統(tǒng)中使用的卷積編碼方法及卷積編碼器。
背景技術(shù)：
卷積編碼具有較高的編碼處理增益的同時，具有譯碼實現(xiàn)較簡單的特點，在各種信道編碼中得到了廣泛的應(yīng)用。在WCDMA(Wideband Code DivisionMultiple Access，寬帶碼分多址)中作為一種重要的編碼方法被采用，主要應(yīng)用于對處理延時較敏感的業(yè)務(wù)，如語音業(yè)務(wù)等。
如圖1所示，在3GPP2 25.212協(xié)議中，卷積編碼包括1/2卷積編碼和1/3卷積編碼。1/2卷積編碼和1/3卷積編碼對每個輸入比特的處理時間不一樣，對于1/2卷積編碼，1個輸入比特對應(yīng)2個輸出比特，對于1/3卷積編碼，1個輸入比特對應(yīng)3個輸出比特。
卷積編碼的每個輸出比特是對移位寄存器中的某幾個寄存器做模2加(異或)操作，通常的做法是把對應(yīng)抽頭位置的寄存器直接做異或。例如分別用D0，D1，D2......D7表示移位寄存器每個寄存器的內(nèi)容，對于1/2卷積編碼，2個輸出比特可以分別表示為(輸入+D1+D2+D3+D7)MOD 2和(輸入++D0+D1+D2+D4+D6+D7)MOD 2。對于1/3卷積編碼，3個輸出比特可以分別表示為(輸入+D1+D2+D4+D5+D6+D7)MOD 2、(輸入+D0+D2+D3+D6+D7)MOD 2和(輸入+D0+D1+D4+D7)MOD 2。
圖2示出了現(xiàn)有技術(shù)中同時支持1/2和1/3卷積編碼的卷積編碼器的結(jié)構(gòu)，輸入到移位寄存器201的數(shù)據(jù)通過模2加運算器202進行異或操作，為了同時支持1/2卷積編碼和1/3卷積編碼，模2加運算器202中有5套模2加運算單元(1～5)，分別完成1/2卷積編碼2個輸出比特和1/3卷積編碼3個輸出比特的計算，多路選擇器203根據(jù)編碼模式(1/2編碼還是1/3編碼)和對應(yīng)編碼模式下的輸出比特次序選擇輸出某個運模2加運算單元的比特。
由上可見，現(xiàn)有的卷積編碼器需要比較多的模2加運算單元，并且每個模2加運算單元都是根據(jù)特定多項式固化的，如果支持其他的多項式計算，需要修改硬件。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決現(xiàn)有技術(shù)在實現(xiàn)卷積編碼過程中存在的耗用較多的模2加運算單元，而且僅能支持特定的多項式，不能靈活配置的問題。
為了實現(xiàn)上述目的，本發(fā)明提供了一種卷積編碼方法，對輸入比特進行卷積編碼運算，輸出多個輸出比特，根據(jù)編碼速率和輸出比特個數(shù)配置多個多項式，所述多項式的系數(shù)與每個輸出比特相對應(yīng)；所述方法包括下述步驟接收輸入比特，將輸入比特以及寄存器中的數(shù)據(jù)合并，輸出第一結(jié)果；根據(jù)編碼速率和輸出比特的次序選擇對應(yīng)的多項式系數(shù)，輸出第二結(jié)果；對所述第一結(jié)果和第二結(jié)果做按位與運算，輸出第三結(jié)果；對所述第三結(jié)果的比特內(nèi)部做位異或運算，輸出編碼結(jié)果。
所述編碼速率為1/2和1/3編碼。
所述按位與運算為將所述第一結(jié)果與第二結(jié)果的比特數(shù)據(jù)做對應(yīng)比特的邏輯與操作。
所述多項式系數(shù)為9比特，最低位用于控制輸入比特。
為了更好地實現(xiàn)發(fā)明目的，本發(fā)明進一步提供了一種卷積編碼器，用于對輸入比特進行卷積編碼運算，輸出多個輸出比特，所述卷積編碼器包括根據(jù)編碼速率和輸出比特個數(shù)配置多個多項式的多項式存儲單元，所述多項式的系數(shù)與每個輸出比特相對應(yīng)；
接收輸入比特，將輸入比特以及寄存器中的數(shù)據(jù)合并，輸出第一結(jié)果的移位寄存器；根據(jù)編碼速率和輸出比特的次序選擇對應(yīng)的多項式系數(shù)，輸出第二結(jié)果的多項式選擇單元；對所述第一結(jié)果和第二結(jié)果做按位與運算，輸出第三結(jié)果的位與運算單元；以及對所述第三結(jié)果的比特內(nèi)部做位異或運算，輸出編碼結(jié)果的模2加運算單元。
所述編碼速率為1/2和1/3編碼。
所述移位寄存器為8比特。
所述按位與運算為將移位寄存器輸出的比特數(shù)據(jù)與多項式選擇單元輸出的比特數(shù)據(jù)做對應(yīng)比特的邏輯與操作。
所述多項式系數(shù)為9比特，最低位用于控制輸入比特。
本發(fā)明可以同時支持1/2和1/3編碼，并可以通過軟件靈活配置多項式，支持各種編碼速率的編碼運算，實現(xiàn)簡單。


圖1是1/2和1/3卷積編碼器的一般構(gòu)成圖；圖2是現(xiàn)有技術(shù)中卷積編碼器的結(jié)構(gòu)圖；圖3是本發(fā)明提供的卷積編碼器的結(jié)構(gòu)圖。
具體實施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
本發(fā)明對現(xiàn)有技術(shù)中的卷積編碼運算處理進行優(yōu)化，根據(jù)不同的編碼速率和輸出比特個數(shù)配置相應(yīng)的多項式，每個多項式系數(shù)對應(yīng)一個特定的輸出比特，多項式由軟件進行配置，靈活支持各種多項式系數(shù)的改變。
在對每個輸出比特進行編碼輸出時，首先，選擇一個與該輸出比特對應(yīng)的多項式系數(shù)，用這個多項式系數(shù)的對應(yīng)比特和移位寄存器(包括輸入比特)的對應(yīng)比特做“按位與”操作，得到中間結(jié)果。其次，對第一步得到的中間結(jié)果內(nèi)的所有比特做“模2加”(異或)操作。因此，本發(fā)明只需要1個位與運算單元和1個模2加運算單元就可以完成1/2或1/3卷積編碼的運算，簡化了現(xiàn)有卷積編碼器的結(jié)構(gòu)。
1/2卷積編碼和1/3卷積編碼都是對移位寄存器中的結(jié)果進行模2加，只是每個輸出抽頭上參加運算的寄存器不一樣。對于3GPP2 25.212協(xié)議里規(guī)定的1/2卷積編碼，第一比特輸出參加運算的寄存器分別是第1、2、3、7等4個寄存器；第二比特輸出參加運算的寄存器分別是第0、1、2、4、6、7等5個寄存器。對于1/3卷積編碼，第一比特輸出參加運算的寄存器分別是1、2、4、5、6、7；第二比特輸出參加運算的寄存器分別是0、2、3、6、7；第三比特輸出參加運算的寄存器分別是0、1、4、7。因此在本發(fā)明中，對于1/2卷積編碼和1/3卷積編碼，設(shè)計成共用同一套8比特移位寄存器。
圖3示出了本發(fā)明提供的卷積編碼器的結(jié)構(gòu)，包括移位寄存器301、多項式存儲單元302、多項式選擇單元303、位與運算單元304和模2加運算單元305。
移位寄存器301包括8個寄存器，對輸入比特依次進行移位操作，每輸入一比特，移位寄存器301移位一次。移位寄存器301輸出的數(shù)據(jù)是把輸入比特以及8個寄存器的內(nèi)容合并成一個9比特的數(shù)據(jù)，輸入比特，0號寄存器、1號寄存器......7號寄存器分別對應(yīng)輸出數(shù)據(jù)的第0位，第1位、第2位......和第8位。
多項式存儲單元302存儲多個多項式，多項式系數(shù)與比特輸出參加運算的寄存器有關(guān)，包括五個多項式系數(shù)(1～5)，分別對應(yīng)1/2卷積編碼的第一比特輸出、第二比特輸出和1/3卷積編碼的第一比特輸出、第二比特輸出和第3比特輸出。多項式系數(shù)有默認(rèn)值，對應(yīng)3GPP2 25.212協(xié)議規(guī)定的1/2卷積編碼和1/3卷積編碼的多項式系數(shù)，同時在本發(fā)明中，多項式可以由軟件進行配置，可以支持協(xié)議對多項式系數(shù)的改變。
為了支持輸入比特也可以被選擇參加模2加運算，多項式系數(shù)設(shè)計成9比特，最低位用于控制輸入比特。相應(yīng)的，對于1/2卷積編碼的第一比特輸出和第二比特輸出對應(yīng)的多項式系數(shù)分別為200011201和120201111。對于1/3卷積編碼的第一比特輸出、第二比特輸出和第三比特輸出對應(yīng)的多項式系數(shù)分別為111201201、120012011和200200111。多項式系數(shù)中每位的值表示對應(yīng)寄存器位置是否有抽頭，1表示有抽頭，0表示無抽頭。第0比特表示輸入比特處是否有抽頭、第1比特表示移位寄存器301中的第0個寄存器處是否有抽頭......第8比特表示移位寄存器301中的第7個寄存器處是否有抽頭。
多項式選擇單元303根據(jù)當(dāng)前的編碼速率(1/2卷積編碼還是1/3卷積編碼)以及輸出比特的次序選擇相應(yīng)的多項式系數(shù)。在1/2卷積編碼中，如果當(dāng)前需要輸出第一比特，選擇多項式1的系數(shù)；如果需要輸出第二比特，選擇多項式2的系數(shù)。在1/3卷積編碼中，如果當(dāng)前需要輸出第一比特，選擇多項式3的系數(shù)；如果需要輸出第二比特，選擇多項式4的系數(shù)；如果需要輸出第三比特，選擇多項式5的系數(shù)。
位與運算單元304對移位寄存器301輸出的結(jié)果和多項式選擇單元303輸出的多項式系數(shù)做“按位與”運算，并將運算結(jié)果輸出到模2加運算單元305。這里所說的“按位與”運算是指對移位寄存器301輸出的9比特數(shù)據(jù)A[8:0]和多項式選擇單元303輸出的9比特數(shù)據(jù)B[8:0]做對應(yīng)比特的“邏輯與”操作，即A的第0比特A
和B的第0比特B
做“邏輯與”，A的第1比特A[1]和B的第1比特B[1]做“邏輯與”，......A的第8比特A[8]和B的第8比特B[8]做“邏輯與”。
模2加運算單元305對位與運算單元304輸出的結(jié)果進行9比特內(nèi)部的“位異或”操作，并將運算結(jié)果輸出。這里所說的“位異或”操作是指把9比特數(shù)據(jù)進行模2加運算。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種卷積編碼方法，對輸入比特進行卷積編碼運算，輸出多個輸出比特，其特征在于，根據(jù)編碼速率和輸出比特個數(shù)配置多個多項式，所述多項式的系數(shù)與每個輸出比特相對應(yīng)；所述方法包括下述步驟接收輸入比特，將輸入比特以及寄存器中的數(shù)據(jù)合并，輸出第一結(jié)果；根據(jù)編碼速率和輸出比特的次序選擇對應(yīng)的多項式系數(shù)，輸出第二結(jié)果；對所述第一結(jié)果和第二結(jié)果做按位與運算，輸出第三結(jié)果；對所述第三結(jié)果的比特內(nèi)部做位異或運算，輸出編碼結(jié)果。
2.如權(quán)利要求1所述的卷積編碼方法，其特征在于，所述編碼速率為1/2和1/3編碼。
3.如權(quán)利要求1所述的卷積編碼方法，其特征在于，所述按位與運算為將所述第一結(jié)果與第二結(jié)果的比特數(shù)據(jù)做對應(yīng)比特的邏輯與操作。
4.如權(quán)利要求1所述的卷積編碼方法，其特征在于，所述多項式系數(shù)為9比特，最低位用于控制輸入比特。
5.一種卷積編碼器，用于對輸入比特進行卷積編碼運算，輸出多個輸出比特，其特征在于，所述卷積編碼器包括根據(jù)編碼速率和輸出比特個數(shù)配置多個多項式的多項式存儲單元，所述多項式的系數(shù)與每個輸出比特相對應(yīng)；接收輸入比特，將輸入比特以及寄存器中的數(shù)據(jù)合并，輸出第一結(jié)果的移位寄存器；根據(jù)編碼速率和輸出比特的次序選擇對應(yīng)的多項式系數(shù)，輸出第二結(jié)果的多項式選擇單元；對所述第一結(jié)果和第二結(jié)果做按位與運算，輸出第三結(jié)果的位與運算單元；以及對所述第三結(jié)果的比特內(nèi)部做位異或運算，輸出編碼結(jié)果的模2加運算單元。
6.如權(quán)利要求5所述的卷積編碼器，其特征在于，所述編碼速率為1/2和1/3編碼。
7.如權(quán)利要求5所述的卷積編碼器，其特征在于，所述移位寄存器為8比特。
8.如權(quán)利要求5所述的卷積編碼器，其特征在于，所述按位與運算為將移位寄存器輸出的比特數(shù)據(jù)與多項式選擇單元輸出的比特數(shù)據(jù)做對應(yīng)比特的邏輯與操作。
9.如權(quán)利要求5所述的卷積編碼器，其特征在于，所述多項式系數(shù)為9比特，最低位用于控制輸入比特。
全文摘要
本發(fā)明適用于移動通信領(lǐng)域，提供了一種卷積編碼方法和卷積編碼器，對輸入比特進行卷積編碼運算，輸出多個輸出比特，根據(jù)編碼速率和輸出比特個數(shù)配置多個多項式，所述多項式的系數(shù)與每個輸出比特相對應(yīng)；所述方法包括下述步驟接收輸入比特，將輸入比特以及寄存器中的數(shù)據(jù)合并，輸出第一結(jié)果；根據(jù)編碼速率和輸出比特的次序選擇對應(yīng)的多項式系數(shù)，輸出第二結(jié)果；對所述第一結(jié)果和第二結(jié)果做按位與運算，輸出第三結(jié)果；對所述第三結(jié)果的比特內(nèi)部做位異或運算，輸出編碼結(jié)果。本發(fā)明可以同時支持1/2和1/3編碼，并可以通過軟件靈活配置多項式，支持各種編碼速率的編碼運算，實現(xiàn)簡單。
文檔編號H04Q7/20GK1855733SQ200510034519
公開日2006年11月1日 申請日期2005年4月29日 優(yōu)先權(quán)日2005年4月29日
發(fā)明者張家佶 申請人:華為技術(shù)有限公司