專(zhuān)利名稱(chēng)：平衡相位分離器路徑信號(hào)傳遞時(shí)間差的方法及補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體高速通信接口(I/O)集成電路中用來(lái)平衡用于LVDS(Low Volage Differential Signaling低電壓差分信號(hào))的相位分離器的路徑信號(hào)傳遞時(shí)間差的方法。本發(fā)明還涉及一種實(shí)施該方法使用的延時(shí)補(bǔ)償電路。
背景技術(shù)：
圖1是一種典型的基于LVDS的收發(fā)器(I/O)結(jié)構(gòu)。在LVDS差分信號(hào)發(fā)送端電路設(shè)計(jì)中，需要實(shí)現(xiàn)信號(hào)相位的互補(bǔ)分離，即輸出差分信號(hào)的相位差為180°(反相)。常規(guī)的方法是采用反相器電路。但是，在高速傳輸時(shí)，信號(hào)周期變小，由于反相器內(nèi)部的信號(hào)傳遞所需要的時(shí)間(延時(shí)時(shí)間)引起的相位遷移增大，使得輸出差分信號(hào)的互補(bǔ)性變差(即信號(hào)相位差偏離180°)。
圖2是傳統(tǒng)的相位分離電路結(jié)構(gòu)。為了減少由于反相器內(nèi)部信號(hào)延時(shí)對(duì)輸出信號(hào)的相位產(chǎn)生的影響，可以采用優(yōu)化的反相器參數(shù)選擇和多級(jí)的反相器層數(shù)的結(jié)構(gòu)。但是，這些方法不能徹底消除信號(hào)延時(shí)帶來(lái)的相位變化，而且會(huì)增加系統(tǒng)電流。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種平衡相位分離器路徑信號(hào)傳遞時(shí)間差的方法，它可以抵消由于反相器層數(shù)的不同和反相器信號(hào)延時(shí)時(shí)間給輸出互補(bǔ)差信號(hào)質(zhì)量帶來(lái)的影響。為此，本發(fā)明還要提供一種實(shí)施該方法使用的延時(shí)補(bǔ)償電路。
為解決上述技術(shù)問(wèn)題，本發(fā)明的平衡相位分離器路徑信號(hào)傳遞時(shí)間差的方法，采用在信號(hào)傳遞路徑中，較小傳遞時(shí)間的路徑上插入延時(shí)補(bǔ)償電路，同時(shí)采用反饋電阻保證信號(hào)完整性，使得信號(hào)在兩條路徑的傳遞時(shí)間近似相等。
為實(shí)施該方法，本發(fā)明的延時(shí)補(bǔ)償電路，由并列連接的N-CMOS和P-CMOS管組成，兩管柵級(jí)分別和正/負(fù)電源連接，保持全通狀態(tài)，組成傳輸門(mén)環(huán)節(jié)。
采用本發(fā)明的方法及補(bǔ)償電路，簡(jiǎn)單可靠，既可以抵消由于反相器層數(shù)的不同和反相器信號(hào)通路的延時(shí)時(shí)間差給輸出信號(hào)的互補(bǔ)性所帶來(lái)的影響，又保證補(bǔ)償后的信號(hào)不因?yàn)檠a(bǔ)償電路的插入而使信號(hào)波形特性受到影響。


下面結(jié)合附圖及具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)地說(shuō)明圖1是現(xiàn)有技術(shù)中典型LVDS收發(fā)器(I/O)結(jié)構(gòu)圖；圖2是傳統(tǒng)的相位分離電路結(jié)構(gòu)圖；圖3是應(yīng)用本發(fā)明的方法實(shí)施的帶補(bǔ)償信號(hào)的相位分離器結(jié)構(gòu)圖；圖4是采用Cadence Spectre工具對(duì)本發(fā)明電路進(jìn)行模擬的結(jié)果圖；
圖5是本發(fā)明中所設(shè)計(jì)的補(bǔ)償電路的原理圖。
具體實(shí)施例方式
本發(fā)明的平衡相位分離器路徑信號(hào)傳遞時(shí)間差的方法，采用插入延時(shí)補(bǔ)償環(huán)節(jié)以提供相位精密補(bǔ)償，來(lái)抵消由于反相器層數(shù)的不同和反相器信號(hào)通路的延時(shí)時(shí)間差給輸出信號(hào)的互補(bǔ)性帶來(lái)的影響。
具體方法是在信號(hào)通路中的傳遞時(shí)間小的路徑上插入延時(shí)補(bǔ)償電路，同時(shí)保證信號(hào)完整性，使得信號(hào)在兩條路徑的傳遞時(shí)間近似相等，消除由于傳遞時(shí)間差引起的偏移相位(參閱圖3)。延時(shí)補(bǔ)償電路如圖5所示，采用并列連接方式的N-CMOS和P-CMOS管，兩管柵級(jí)分別和正電源VDD/負(fù)電源VSS連接，保持全通狀態(tài)，組成傳輸門(mén)環(huán)節(jié)。通過(guò)傳輸門(mén)環(huán)節(jié)自身的信號(hào)延時(shí)去補(bǔ)償兩個(gè)通路的信號(hào)延時(shí)時(shí)間差。同時(shí)，為了保證兩路輸出差分信號(hào)保持有相同的信號(hào)特性和信號(hào)完整性，例如輸出電平，增益等，在圖3所示的帶補(bǔ)償信號(hào)的相位分離器采用了增益反饋電阻R1～R4。
圖3所示的相位分離電路，工作頻率2GHz，采用TSMC 0.18微米CMOS工藝，工作電壓1.8V。CMOS管寬度和長(zhǎng)度單位采用微米。上部反相器通路由CMOS管M1～M8組成，下部反相器通路由M9～M14、MA、MB CMOS管組成，其中，由N-CMOS管MA和P-CMOS管MB組成補(bǔ)償電路。
下面對(duì)信號(hào)電路傳遞時(shí)間進(jìn)行分析，并和圖4所示的模擬結(jié)果對(duì)比(采用TSMCO.18微米CMOS工藝數(shù)據(jù)，運(yùn)用Cadence Spectre設(shè)計(jì)工具)。表1列出了計(jì)算獲得的電路CMOS管的信號(hào)延時(shí)時(shí)間。
在表1中，L管溝道長(zhǎng)，W溝寬，R等效電阻，Cgate柵電容，CGD柵漏電容，CDBBottom底部漏-背電容，CDBsidewall側(cè)面漏-背電容，Cout輸出電容。
通過(guò)計(jì)算CMOS管等效電阻和電容，可以得到每個(gè)管子的時(shí)間常數(shù)τ和延時(shí)時(shí)間tp，這樣，可以獲得信號(hào)在兩條通路中的延時(shí)時(shí)間。
上部通路的信號(hào)累計(jì)延時(shí)Tp，upper＝19.1+15.4+15.3+15.5＝65.3ps下部通路的信號(hào)累計(jì)延時(shí)Tp，bottom＝16.3+15.3+15.9+10.8+10.4＝68.7ps信號(hào)頻率f2GHz，信號(hào)周期Ts500ps信號(hào)相位偏移 另外，從表1中MA和MB的參數(shù)，可以知道補(bǔ)償電路提供的延時(shí)時(shí)間＝10.8+10.4＝20.1ps，對(duì)應(yīng)于500ps的信號(hào)周期(2GHz)，補(bǔ)償電路結(jié)構(gòu)比無(wú)補(bǔ)償時(shí)減小了(抵消了)約15°的信號(hào)相位偏移。
由此可以得出結(jié)論從表1的數(shù)據(jù)，相位分離電路的上部通路的信號(hào)總傳遞時(shí)間是65.3ps，下部通路的是68.7ps，兩者差值轉(zhuǎn)化為相位偏移小于3°(近似1％周期)，把傳統(tǒng)相位分離電路的相位偏移減小80％。上述分析結(jié)果在電路模擬中得到驗(yàn)證，如圖4所示。在圖4中，相位分離器的信號(hào)輸入Vin采用2GHz的正弦波形，獲得了幾乎互補(bǔ)的差分輸出Vout+和Vout-(極性相反，180°相位，相位偏移極小)。

表1，所設(shè)計(jì)相位分離電路CMOS管特性參數(shù)分析(計(jì)算)本發(fā)明提供了一種平衡相位分離器路徑信號(hào)傳遞時(shí)間差的方法，采用0.18微米CMOS工藝設(shè)計(jì)，在2GHz工作條件下，實(shí)現(xiàn)輸出差分互補(bǔ)信號(hào)相位偏移小于1％周期。
權(quán)利要求
1.一種用來(lái)平衡應(yīng)用于LVDS高速I(mǎi)/O接口的相位分離電路的路徑信號(hào)傳遞時(shí)間差的方法，其特征在于在保證信號(hào)完整性的前提下，在兩條信號(hào)路徑中的傳遞時(shí)間較小路徑上插入延時(shí)補(bǔ)償電路，使得信號(hào)在兩條路徑的傳遞時(shí)間近似相等。
2.如權(quán)利要求1中所述的用來(lái)平衡應(yīng)用于LVDS高速I(mǎi)/O接口的相位分離電路的路徑信號(hào)傳遞時(shí)間差的方法，其特征在于在信號(hào)路徑中對(duì)稱(chēng)加入反饋電阻對(duì)，以保持差分輸出信號(hào)的對(duì)稱(chēng)性和完整性。
3.一種實(shí)現(xiàn)權(quán)利要求1中所述方法的延時(shí)補(bǔ)償電路，其特征在于由并列連接的N-CMOS和P-CMOS管組成，兩管柵級(jí)分別和正電源VDD/負(fù)電源VSS連接，保持全通狀態(tài)。
全文摘要
本發(fā)明公開(kāi)了一種用來(lái)平衡用于LVDS高速I(mǎi)/O接口中的相位分離電路的路徑信號(hào)傳遞時(shí)間差的方法，在傳遞時(shí)間小的路徑上插入延時(shí)補(bǔ)償電路，同時(shí)保證信號(hào)完整性，使得信號(hào)在兩條路徑的傳遞時(shí)間近似相等。所述的延時(shí)補(bǔ)償電路由并列連接的N－CMOS和P－CMOS管組成，兩管柵級(jí)分別和正電源VDD/負(fù)電源VSS連接，保持全通狀態(tài)。本發(fā)明可以抵消由于反相器層數(shù)的不同和反相器信號(hào)延時(shí)時(shí)間給輸出互補(bǔ)差信號(hào)質(zhì)量帶來(lái)的影響。
文檔編號(hào)H04L25/02GK1787500SQ200410089219
公開(kāi)日2006年6月14日 申請(qǐng)日期2004年12月8日 優(yōu)先權(quán)日2004年12月8日
發(fā)明者晏穎 申請(qǐng)人:上海華虹Nec電子有限公司