專利名稱：一種實(shí)現(xiàn)時鐘互同步的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信網(wǎng)中的時鐘同步方法，尤其涉及在網(wǎng)狀拓?fù)涞耐ㄐ啪W(wǎng)或?qū)?jié)點(diǎn)的抗毀性有特殊要求的專網(wǎng)中的時鐘同步方法。
背景技術(shù)：
在網(wǎng)狀拓?fù)涞耐ㄐ啪W(wǎng)中，各交換節(jié)點(diǎn)處于同等地位，各節(jié)點(diǎn)之間無主從之分，時鐘的分布成網(wǎng)狀的結(jié)構(gòu)，這種情況下各節(jié)點(diǎn)時鐘的產(chǎn)生不適合采用主從同步的方式，而宜采用互同步的方式。由于互同步網(wǎng)中不存在主節(jié)點(diǎn)，不存在主節(jié)點(diǎn)毀壞后整網(wǎng)時鐘失鎖的情況，在任一節(jié)點(diǎn)毀壞后，仍然能保持較好的時鐘穩(wěn)定度，可靠性有較大的改善。
傳統(tǒng)的互同步實(shí)現(xiàn)原理如圖1，通常其各節(jié)點(diǎn)的時鐘是由一個多輸入端的鎖相環(huán)產(chǎn)生，其它節(jié)點(diǎn)的輸入?yún)⒖紩r鐘信號經(jīng)過相位比較，取他們的加權(quán)平均值后，用來控制壓控振蕩器的頻率輸出，當(dāng)系統(tǒng)正常運(yùn)行過程中，各交換節(jié)點(diǎn)的時鐘源時鐘始終處于一種動態(tài)調(diào)整過程中，只是調(diào)整步長越來越小，最后全網(wǎng)時鐘穩(wěn)定在一個頻率附近，從而將滑碼和滑碼率控制在需要的范圍內(nèi)。該互同步傳統(tǒng)實(shí)現(xiàn)方法的最大問題就是其實(shí)現(xiàn)的軟硬件復(fù)雜程度較高，通常需要CPU和軟件的參與。

發(fā)明內(nèi)容
本發(fā)明目的就是為了解決上述問題，提出一種可簡單地產(chǎn)生互同步本地工作時鐘的實(shí)現(xiàn)時鐘互同步的方法。
本發(fā)明的技術(shù)解決方案一種實(shí)現(xiàn)時鐘互同步的方法，其特征在于它采用一片可編程邏輯器件FPGA和一個本地的高速工作時鐘，利用高速的本地時鐘通過采樣計數(shù)的方法對多個輸入?yún)⒖紩r鐘基準(zhǔn)進(jìn)行計數(shù)測量，并對測量結(jié)果進(jìn)行加權(quán)平均運(yùn)算，根據(jù)運(yùn)算后的結(jié)果和本地的高速時鐘恢復(fù)出一個與各輸入?yún)⒖紩r鐘相關(guān)的互同步時鐘基準(zhǔn)，再將該時鐘基準(zhǔn)送給一個通常意義上的主從同步的鎖相環(huán)，主從同步的鎖相環(huán)倍頻出本地節(jié)點(diǎn)交換機(jī)所需的同步的工作時鐘，從而將復(fù)雜的互同步過程轉(zhuǎn)化為簡單的主從同步過程。
本發(fā)明采用一片可編程邏輯器件FPGA和一個本地的高速工作時鐘，通過采樣計數(shù)的方法完成對多個輸入?yún)⒖紩r鐘的測量，對測量結(jié)果進(jìn)行加權(quán)平均運(yùn)算，恢復(fù)出一個與各輸入?yún)⒖紩r鐘相關(guān)的互同步時鐘基準(zhǔn)，再將該時鐘基準(zhǔn)送給一個通常意義上的主從同步的鎖相環(huán)，得到本地系統(tǒng)所需的各種頻率時鐘，從而將復(fù)雜的互同步過程轉(zhuǎn)化為簡單的主從同步過程。本發(fā)明提供了一種簡單地產(chǎn)生互同步工作時鐘的方法，它大大簡化了傳統(tǒng)的互同步時鐘產(chǎn)生的復(fù)雜程度，從而易于調(diào)試、生產(chǎn)和維護(hù)。


圖1是傳統(tǒng)互同步方式各節(jié)點(diǎn)時鐘的產(chǎn)生原理圖。
圖2是本發(fā)明產(chǎn)生互同步本地時鐘的實(shí)現(xiàn)框圖。
圖3是本發(fā)明高速工作時鐘對輸入?yún)⒖紩r鐘的采樣計數(shù)示意圖。
圖4是本發(fā)明互同步時鐘基準(zhǔn)的產(chǎn)生的方法圖。
具體實(shí)施例方式
本發(fā)明的實(shí)現(xiàn)時鐘互同步的方法如圖2，它分為兩部分，可編程邏輯器件FPGA部分和傳統(tǒng)的主從同步鎖相環(huán)部分。
FPGA部分主要是利用高速的本地時鐘對多個輸入?yún)⒖紩r鐘基準(zhǔn)進(jìn)行計數(shù)測量，對測量結(jié)果進(jìn)行加權(quán)平均運(yùn)算。根據(jù)運(yùn)算后的結(jié)果和本地的高速時鐘恢復(fù)出一個與各輸入?yún)⒖紩r鐘相關(guān)的互同步時鐘基準(zhǔn)。圖2、圖3給出了FPGA部分實(shí)現(xiàn)上述功能的示意圖。傳統(tǒng)主從同步鎖相環(huán)的功能主要是根據(jù)圖2中FPGA輸出的互同步時鐘基準(zhǔn)，倍頻出本地節(jié)點(diǎn)交換機(jī)所需的同步的工作時鐘。
在網(wǎng)絡(luò)通信的各節(jié)點(diǎn)設(shè)備中，系統(tǒng)送給本地節(jié)點(diǎn)的時鐘基準(zhǔn)通常為較低頻率的時鐘(其它高速的時鐘基準(zhǔn)可以采用簡單的分頻的方法將其變?yōu)檩^低頻率的時鐘)，在本地采用一個高速的工作時鐘對各路輸入時鐘基準(zhǔn)的周期進(jìn)行計數(shù)測量?？紤]到實(shí)際應(yīng)用時，各路輸入的時鐘基準(zhǔn)之間的頻率差別很小，為提高測量的分辨率，可以采用對多個時鐘周期進(jìn)行計數(shù)的方法(本發(fā)明中設(shè)為M個周期)。如圖3所示假設(shè)高速時鐘的頻率為f，輸入基準(zhǔn)頻率分別為f0+Δf1，f0+Δf2….f0+Δfn，其中f＝K*f0，則通過時鐘計數(shù)的方法可以分辯的最小頻率差可由下式算得M/f0-M/(f0+Δf1)＝1/f (式1)得出Δf1＝f0/(M*K-1)(式2)考慮到f＞＞f0，可近似認(rèn)為Δf1≈f0/(M*K) (式3)由式3，可知道通過調(diào)整M和K的值，可以得到任意精度的時鐘差值，當(dāng)然考慮到FPGA的工作時鐘速率的限制，K值不可以無限大下去，可通過加大M值的方式，提供時鐘的計算精度。
通過上述的方法可以得出每一路參考時鐘基準(zhǔn)在M個時鐘周期內(nèi)相對于高速時鐘采樣的計數(shù)值(num0+Δnum_i)，其中num0＝M*K，對所有的Δnum_i進(jìn)行加權(quán)平均計算，便可得到最后所需的Δnum值，此時的(num0+Δnum)便是平均處理后的互同步時鐘基準(zhǔn)在M個周期內(nèi)通過高速采樣得到的計數(shù)值。
下面給出一個具體的例子，作為具體設(shè)計的參考，假定本地工作時鐘的頻率為66MHz，輸入的參考時鐘基準(zhǔn)為8KHz。該例子中K＝8250，M取值為64，則對64個8KHz基準(zhǔn)的周期進(jìn)行計數(shù)采樣，可分辨的最小頻率差為2ppm左右。圖2中的FPGA采用Altera的EP1K50FC256-3，鎖相環(huán)采用普通的模擬鎖相環(huán)TRU050GCLGA 16.384/2.048，恢復(fù)出系統(tǒng)所需的2.048M或16.384M時鐘。
下面給出一個具體的例子，作為具體設(shè)計的參考，假定本地工作時鐘的頻率為66MHz，輸入的參考時鐘基準(zhǔn)為8KHz。該例子中K＝8250，M值取為64，則對64個8KHz基準(zhǔn)的周期進(jìn)行計數(shù)采樣，可分辨的最小頻率差為2ppm左右。圖2中的FPGA采用Altera的EP1K50FC256-3，鎖相環(huán)采用普通的模擬鎖相環(huán)TRU050GCLGA 16.384/2.048，恢復(fù)出系統(tǒng)所需的2.048M或16.384M時鐘。
由本地高速時鐘f和(num0+Δnum)的值，通過下面的方法可恢復(fù)出互同步的參考時鐘。圖4形象地描述了該恢復(fù)過程。
在圖2的FPGA中構(gòu)建一個以((M*K)/2+Δnum/2-M)作為周期閥值的計數(shù)器。計數(shù)器的時鐘輸入采用本地的高速時鐘每當(dāng)收到本地高速時鐘(頻率為f)來的一個上升沿時，計數(shù)器的值便加上M。
另外，在FPGA中構(gòu)建一個比較器，當(dāng)上面計數(shù)器計數(shù)值大于或等于((M*K)/2+Δnum/2-M)時，將當(dāng)前計數(shù)器值和周期閥值進(jìn)行減法運(yùn)算，得到的差值，賦給該計數(shù)器作為下一次計數(shù)的初值。同時驅(qū)動另一個輸出的寄存器進(jìn)行一次翻轉(zhuǎn)，這個輸出寄存器的值便是需要得的平均處理后的時鐘基準(zhǔn)?？紤]到網(wǎng)絡(luò)時鐘的波動性，高速時鐘對各路時鐘基準(zhǔn)的采樣要持續(xù)進(jìn)行，并實(shí)時周期性地更新圖4中的計數(shù)器的閥值，保證產(chǎn)生的互同步基準(zhǔn)能夠正確的體現(xiàn)出當(dāng)時的網(wǎng)絡(luò)時鐘狀況。
采用本發(fā)明的方法得出的互同步時鐘基準(zhǔn)，原則上對輸入時鐘基準(zhǔn)的頻偏沒有任何的限制，可以通過適當(dāng)調(diào)節(jié)M和K的值，來得到正確的互同步的基準(zhǔn)。實(shí)際應(yīng)用時主要是受圖2中主從同步鎖相環(huán)壓控晶振的牽引范圍的限制，在上例中TRU050GCLGA16.384/2.048的牽引范圍大概是50ppm左右。
權(quán)利要求
1.一種實(shí)現(xiàn)時鐘互同步的方法，其特征在于它采用一片可編程邏輯器件FPGA和一個本地的高速工作時鐘，利用高速的本地時鐘通過采樣計數(shù)的方法對多個輸入?yún)⒖紩r鐘基準(zhǔn)進(jìn)行計數(shù)測量，并對測量結(jié)果進(jìn)行加權(quán)平均運(yùn)算，根據(jù)運(yùn)算后的結(jié)果和本地的高速時鐘恢復(fù)出一個與各輸入?yún)⒖紩r鐘相關(guān)的互同步時鐘基準(zhǔn)，再將該時鐘基準(zhǔn)送給一個通常意義上的主從同步的鎖相環(huán)，主從同步的鎖相環(huán)倍頻出本地節(jié)點(diǎn)交換機(jī)所需的各種頻率的工作時鐘，從而簡單實(shí)現(xiàn)各輸入?yún)⒖紩r鐘和本地時鐘的互同步過程。
2.按權(quán)利要求1所述的一種實(shí)現(xiàn)時鐘互同步的方法，其特征在于對各路輸入的時鐘基準(zhǔn)進(jìn)行計數(shù)測量采用對其多個時鐘周期進(jìn)行計數(shù)。
全文摘要
本發(fā)明涉及一種在網(wǎng)狀拓?fù)涞耐ㄐ啪W(wǎng)或?qū)?jié)點(diǎn)的抗毀性有特殊要求的專網(wǎng)中的時鐘同步方法，它采用一片可編程邏輯器件FPGA和一個本地的高速工作時鐘，利用高速的本地時鐘通過采樣計數(shù)的方法對多個輸入?yún)⒖紩r鐘基準(zhǔn)進(jìn)行計數(shù)測量，并對測量結(jié)果進(jìn)行加權(quán)平均運(yùn)算，根據(jù)運(yùn)算后的結(jié)果和本地的高速時鐘恢復(fù)出一個與各輸入?yún)⒖紩r鐘相關(guān)的互同步時鐘基準(zhǔn)，再將該時鐘基準(zhǔn)送給一個通常意義上的主從同步的鎖相環(huán)，得到本地系統(tǒng)所需的各種頻率時鐘，從而將復(fù)雜的互同步過程轉(zhuǎn)化為簡單的主從同步過程。本發(fā)明提供了一種簡單地產(chǎn)生互同步工作時鐘的方法，它大大簡化了傳統(tǒng)的互同步時鐘產(chǎn)生的復(fù)雜程度，從而易于調(diào)試、生產(chǎn)和維護(hù)。
文檔編號H04L7/00GK1585273SQ20041004488
公開日2005年2月23日 申請日期2004年5月26日 優(yōu)先權(quán)日2004年5月26日
發(fā)明者潘向明, 胡大龍, 周昶 申請人:中興通訊股份有限公司