專利名稱：延長(zhǎng)網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口走線距離的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口技術(shù)，特別涉及一種延長(zhǎng)網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口走線距離的方法及裝置。
背景技術(shù)：
網(wǎng)絡(luò)處理器的出現(xiàn)互聯(lián)網(wǎng)的飛速發(fā)展今天，大大增強(qiáng)了路由交換產(chǎn)品的性能，使路由器從最初的集中式轉(zhuǎn)發(fā)交換，發(fā)展為分布式轉(zhuǎn)發(fā)交換。但網(wǎng)絡(luò)處理器的設(shè)計(jì)和開(kāi)發(fā)大多面向高端分布式路由交換產(chǎn)品，網(wǎng)絡(luò)處理器的介質(zhì)訪問(wèn)控制(以下簡(jiǎn)稱MAC)接口的靈活性較差。例如，多數(shù)網(wǎng)絡(luò)處理器的MAC接口不能熱插拔，且接口走線距離受到限制。
現(xiàn)有技術(shù)一網(wǎng)絡(luò)處理器的MAC接口一般可以配置作為吉比特介質(zhì)無(wú)關(guān)(以下簡(jiǎn)稱GMII)接口、十比特(以下簡(jiǎn)稱TBI)接口、串行介質(zhì)無(wú)關(guān)(以下簡(jiǎn)稱SMII)接口或同步光網(wǎng)絡(luò)SONET承載數(shù)據(jù)包(以下簡(jiǎn)稱POS)。當(dāng)網(wǎng)絡(luò)處理器配置為SMII和POS接口時(shí)，與相應(yīng)的物理層芯片之間采用同一個(gè)時(shí)鐘源，并同時(shí)提供給網(wǎng)絡(luò)處理器和物理層芯片。網(wǎng)絡(luò)處理器和物理層芯片都使用該時(shí)鐘將數(shù)據(jù)發(fā)送出去和接收對(duì)方發(fā)送的數(shù)據(jù)，參考圖1。
當(dāng)網(wǎng)絡(luò)處理器MAC接口配置為SMII和POS接口時(shí)，網(wǎng)絡(luò)處理器與物理層芯片之間的走線距離不能超過(guò)規(guī)定長(zhǎng)度。這是由于同一時(shí)鐘源既要為網(wǎng)絡(luò)處理器提供發(fā)送和接收時(shí)鐘，也要為物理層芯片提供發(fā)送和接收時(shí)鐘，時(shí)鐘與數(shù)據(jù)之間相位關(guān)系隨著網(wǎng)絡(luò)處理器與物理層芯片之間走線距離的變化而變化，當(dāng)走線距離超出規(guī)定長(zhǎng)度時(shí)，時(shí)鐘與數(shù)據(jù)之間的相位關(guān)系已經(jīng)無(wú)法同時(shí)滿足發(fā)送數(shù)據(jù)和接收數(shù)據(jù)對(duì)時(shí)鐘的要求，導(dǎo)致在時(shí)鐘上升沿鎖存數(shù)據(jù)時(shí)出現(xiàn)錯(cuò)誤。而當(dāng)網(wǎng)絡(luò)處理器MAC配置為其他接口時(shí)，受驅(qū)動(dòng)能力的限制，到物理層器件的走線距離也不能超過(guò)一定的長(zhǎng)度。例如，IBM公司的Rainier網(wǎng)絡(luò)處理器要求SMII和POS接口不能超過(guò)5.5英寸，而對(duì)GMII和TBI則要求不能超過(guò)6.5英寸。
現(xiàn)有技術(shù)二的技術(shù)方案參閱圖2，網(wǎng)絡(luò)處理器一般應(yīng)用在高檔的分布式路由交換產(chǎn)品中，網(wǎng)絡(luò)處理器與多個(gè)PHY層器件作為一個(gè)線路板，當(dāng)用戶需要更換PHY層器件已適應(yīng)不同組網(wǎng)需求時(shí)，必須將包括網(wǎng)絡(luò)處理器與PHY層器件的線路板從背板上一起拔出，更換。
現(xiàn)有技術(shù)二中，網(wǎng)絡(luò)處理器的MAC接口設(shè)計(jì)沒(méi)有考慮如圖3所示的熱插拔功能和相應(yīng)的保護(hù)措施，因此當(dāng)網(wǎng)絡(luò)處理器用于集中式交換路由產(chǎn)品時(shí)，由于線路板不能實(shí)現(xiàn)熱插拔，當(dāng)需要更改組網(wǎng)配置時(shí)，必須關(guān)斷電源，所有業(yè)務(wù)必須中斷。此外產(chǎn)品形態(tài)受到制約，體積龐大，成本高等缺點(diǎn)。
從上述的現(xiàn)有技術(shù)可知，由于網(wǎng)絡(luò)處理器MAC接口走線距離和不支持熱插拔的限制，制約了產(chǎn)品的結(jié)構(gòu)和布局，特別是在網(wǎng)絡(luò)處理器通過(guò)背板接插件連接線路板卡的應(yīng)用背景時(shí)，布線距離一般會(huì)超過(guò)規(guī)定值而無(wú)法實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種延長(zhǎng)網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口走線距離的方法，以解決網(wǎng)絡(luò)處理器MAC接口走線距離的限制問(wèn)題，實(shí)現(xiàn)網(wǎng)絡(luò)處理器與物理層芯片長(zhǎng)距離連接。進(jìn)一步地，在網(wǎng)絡(luò)處理器與線路板通過(guò)連接器連接應(yīng)用中，解決MAC接口熱插拔保護(hù)和在網(wǎng)絡(luò)處理器所支持的幾種接口標(biāo)準(zhǔn)中自由切換等功能。
本發(fā)明的另一目的在于提供實(shí)現(xiàn)本發(fā)明方法的同步轉(zhuǎn)換裝置。
本發(fā)明的方法為通過(guò)連接于網(wǎng)絡(luò)處理器和物理層邏輯器件之間的同步轉(zhuǎn)換裝置按接口類型處理接口間信號(hào)當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為源同步方式的類型時(shí)，該同步轉(zhuǎn)換裝置至少提高數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的驅(qū)動(dòng)能力；當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為非源同步方式的類型時(shí)，由所述同步轉(zhuǎn)換裝置提供時(shí)鐘，并在網(wǎng)絡(luò)處理器接口側(cè)和物理層器件接口側(cè)分別產(chǎn)生一路源同步發(fā)送時(shí)鐘信號(hào)和一路源同步接收時(shí)鐘信號(hào)，使數(shù)據(jù)類型信號(hào)和時(shí)鐘類型信號(hào)轉(zhuǎn)換為源同步信號(hào)。
根據(jù)上述方法所述同步轉(zhuǎn)換裝置將提供給網(wǎng)絡(luò)處理器的接收時(shí)鐘延時(shí)，產(chǎn)生與網(wǎng)絡(luò)處理器所發(fā)送的數(shù)據(jù)同步的源同步發(fā)送時(shí)鐘信號(hào)。
所述同步轉(zhuǎn)換裝置將輸出給物理層器件的發(fā)送時(shí)鐘信號(hào)延時(shí)，產(chǎn)生與物理層器件發(fā)送數(shù)據(jù)同步的源同步接收時(shí)鐘信號(hào)。
時(shí)鐘信號(hào)延時(shí)通過(guò)繞線延時(shí)方式實(shí)現(xiàn)，其中源同步發(fā)送時(shí)鐘的繞線距離，由網(wǎng)絡(luò)處理器與同步轉(zhuǎn)換裝置之間數(shù)據(jù)的傳輸距離確定；源同步接收時(shí)鐘信號(hào)的繞線距離，由同步轉(zhuǎn)換邏輯與物理層器件接口之間數(shù)據(jù)傳輸距離的兩倍確定。
所述非源同步方式的接口類型包括SMII和POS接口類型，所述源同步方式的接口類型包括GMII和TBI接口類型。
本發(fā)明的同步轉(zhuǎn)換裝置包括數(shù)字時(shí)鐘管理模塊，用于提供1倍頻、2倍頻和反向時(shí)鐘信號(hào)；數(shù)字時(shí)鐘選擇模塊，與數(shù)字時(shí)鐘管理模塊的輸出端連接，用于從1倍頻和2倍頻時(shí)鐘選擇一路時(shí)鐘信號(hào)；第一時(shí)鐘選擇模塊，用于從外部數(shù)字時(shí)鐘管理模塊輸出的1倍時(shí)鐘信號(hào)和另一輸入時(shí)鐘信號(hào)中選擇一路時(shí)鐘信號(hào)；第二時(shí)鐘選擇模塊，至少?gòu)牡谝粫r(shí)鐘源和第二時(shí)鐘源中選擇一路時(shí)鐘信號(hào)；譯碼器，將輸入的接口標(biāo)識(shí)信息譯碼并輸出信號(hào)控制數(shù)字時(shí)鐘選擇模塊、第一時(shí)鐘選擇模塊和第二時(shí)鐘選擇模塊進(jìn)行時(shí)鐘選擇；接收先進(jìn)先出隊(duì)列，在數(shù)字時(shí)鐘選擇模塊的輸出時(shí)鐘信號(hào)控制下將數(shù)據(jù)接收進(jìn)隊(duì)列和將隊(duì)列中的數(shù)據(jù)發(fā)出；發(fā)送先進(jìn)先出隊(duì)列，在第一時(shí)鐘選擇模塊的輸出時(shí)鐘信號(hào)控制下將數(shù)據(jù)接收進(jìn)隊(duì)列，在第二時(shí)鐘模塊的輸出時(shí)鐘信號(hào)控制下將隊(duì)列中的數(shù)據(jù)發(fā)出。
根據(jù)上述裝置
所述數(shù)字時(shí)鐘管理模塊包括第一鎖相環(huán)元件，該鎖相環(huán)元件根據(jù)輸入的一路時(shí)鐘信號(hào)輸出兩路相位相反的時(shí)鐘信號(hào)。
所述裝置還包括第一寄存器和第二寄存器，第一寄存器的數(shù)據(jù)輸入端接高電平信號(hào)，第二寄存器的數(shù)據(jù)輸入端接低電平信號(hào)，該兩寄存器的控制端與鎖相環(huán)元件的反相時(shí)鐘輸出端連接，兩寄存器的輸出端和邏輯與元件的輸入連接，由該邏輯與元件輸出邏輯運(yùn)算后的時(shí)鐘信號(hào)。
所述數(shù)字時(shí)鐘管理模塊還包括第二鎖相環(huán)元件，該鎖相環(huán)元件根據(jù)輸入的一路時(shí)鐘信號(hào)輸出一路2倍時(shí)鐘信號(hào)和一路相位相反的2倍時(shí)鐘信號(hào)。
所述裝置還包括第三、第四和第五寄存器，該三寄存器的控制端與第二鎖相環(huán)元件的2倍反相時(shí)鐘連接，第一寄存器用于對(duì)輸入時(shí)鐘分頻，第四寄存器和第五寄存器的數(shù)據(jù)端分別接第三寄存器的輸出和反相輸出。
本發(fā)明不但解決了網(wǎng)絡(luò)處理器MAC接口走線距離的限制問(wèn)題，實(shí)現(xiàn)網(wǎng)絡(luò)處理器與物理層芯片的長(zhǎng)距離連接，以及物理層芯片放在可分離的線路板上等連接方式，而且還能夠根據(jù)線路板標(biāo)示在網(wǎng)絡(luò)處理器所支持的幾種接口標(biāo)準(zhǔn)中自由切換，并根據(jù)線路板的在位和電源狀態(tài)自動(dòng)保護(hù)芯片不受電氣損傷，即支持線路板熱插拔。因此擴(kuò)展網(wǎng)絡(luò)處理器的應(yīng)用范圍，增強(qiáng)了應(yīng)用的靈活性。


圖1為網(wǎng)絡(luò)處理器MAC接口的應(yīng)用示意圖；圖2為網(wǎng)絡(luò)處理器的分布式應(yīng)用示意圖；圖3為網(wǎng)絡(luò)處理器可熱插拔結(jié)構(gòu)示意圖；圖4為本發(fā)明的結(jié)構(gòu)框圖；圖5為非源同步時(shí)鐘的物理層器件時(shí)序圖；圖6為本發(fā)明的電路原理示意圖；圖7為環(huán)回時(shí)鐘時(shí)序原理圖；圖8為源同步時(shí)鐘電路原理示意圖；圖9為圖8中電路的源同步時(shí)鐘與輸出數(shù)據(jù)相位關(guān)系圖；
圖10為GMII接口時(shí)序圖；圖11為T(mén)BI接口時(shí)序圖；圖12為另一源同步時(shí)鐘電路原理示意圖；圖13為圖12中電路的時(shí)序圖；圖14為SMII標(biāo)準(zhǔn)接口信號(hào)時(shí)序圖；圖15為物理層器件采用SMII接口時(shí)處理數(shù)據(jù)同步信號(hào)結(jié)構(gòu)圖；圖16為POS接口類型發(fā)送方向時(shí)序圖；圖17為POS接口類型接收方向時(shí)序圖。
具體實(shí)施例方式
網(wǎng)絡(luò)處理器MAC接口走線距離受限問(wèn)題的關(guān)鍵在于其時(shí)鐘與數(shù)據(jù)之間并非源同步關(guān)系，它們之間的相位關(guān)系隨距離的變化而變化，即如果連線大于一定長(zhǎng)度就不能保證數(shù)據(jù)被時(shí)鐘上升沿采到。本發(fā)明的方法是在網(wǎng)絡(luò)處理器與物理層芯片之間增加一個(gè)接口源同步轉(zhuǎn)換裝置，并使用現(xiàn)場(chǎng)可編程門(mén)陣列(以下簡(jiǎn)稱FPGA裝置)來(lái)實(shí)現(xiàn)，F(xiàn)PGA裝置將時(shí)鐘與數(shù)據(jù)之間非源同步關(guān)系轉(zhuǎn)換為源同步的關(guān)系，當(dāng)數(shù)據(jù)與時(shí)鐘為源同步關(guān)系時(shí)，只要兩者的走線距離等長(zhǎng)，無(wú)論距離多遠(yuǎn)也不會(huì)改變它們之間的相位關(guān)系，走線距離只取決于FPGA接口信號(hào)的驅(qū)動(dòng)能力，從而延長(zhǎng)了接口的走線距離，參閱圖4。
同時(shí)，線路板的在位和電源狀態(tài)信號(hào)以及線路板識(shí)別信息連接到FPGA裝置中，當(dāng)線路板不在位或電源未上電時(shí)，F(xiàn)PGA裝置將與線路板的接口信號(hào)設(shè)置為高阻狀態(tài)，保護(hù)線路板上的器件和FPGA裝置自身不受電氣損傷。當(dāng)線路板在位且電源上電完成時(shí)，F(xiàn)PGA裝置根據(jù)線路板的識(shí)別信息得到線路板所使用的接口類型，如GMII、TBI、SMII或POS，配置內(nèi)部邏輯，并將與線路板的接口設(shè)置為相應(yīng)的接口類型。
GMII、TBI、SMII和POS幾種接口類型的信號(hào)定義如下列各表所示。網(wǎng)絡(luò)處理器的MAC接口在支持這些接口類型時(shí)一般采用信號(hào)復(fù)用的方式。
GMII接口信號(hào)描述

TBI接口信號(hào)描述

SMII接口信號(hào)描述

POS接口信號(hào)描述

私有密鑰保存在認(rèn)證服務(wù)器中，也就是AN AAA中。
步驟303為了支持終端的漫游，認(rèn)證服務(wù)器將用戶名的域名f2(IMSI)和本地AN AAA的IP地址的映射關(guān)系加入到存儲(chǔ)在AN AAA或者AN AAA的代理服務(wù)器或者AN AAA的域名服務(wù)器的映射表中。該表如表1所示

表1表1中左列是用戶名中的域名信息，右列是該域名信息映射到的實(shí)際網(wǎng)絡(luò)IP地址或域名。本領(lǐng)域技術(shù)人員很容易理解，這里的IP地址和域名是一一對(duì)應(yīng)的關(guān)系。如果HRPD網(wǎng)絡(luò)容量擴(kuò)大，也就是當(dāng)?shù)赜脩魯?shù)量增多，一個(gè)AN AAA已經(jīng)不能滿足要求時(shí)，可以增加AN AAA，同時(shí)在表1中將用戶名中不同的域名信息映射到不同的當(dāng)?shù)氐腁N AAA，從而實(shí)現(xiàn)網(wǎng)絡(luò)的平滑擴(kuò)容。
步驟304當(dāng)用戶使用帶有UIM卡的終端進(jìn)行網(wǎng)絡(luò)接入時(shí)，終端從UIM卡讀取IMSI信息和A-key信息，然后通過(guò)存儲(chǔ)在終端中的函數(shù)f(x)和g(x)分別得到用戶名和私有密鑰，然后根據(jù)從AN接收到的隨機(jī)產(chǎn)生的明文和私有密鑰通過(guò)hash函數(shù)得到一個(gè)摘要，將得到的用戶名、明文和摘要組成認(rèn)證信息發(fā)送到AN AAA。
步驟305AN AAA接收到來(lái)自用戶終端的包含用戶名、明文和摘要的認(rèn)證信息后，進(jìn)行具體認(rèn)證處理。由于具體的認(rèn)證過(guò)程對(duì)于本領(lǐng)域技術(shù)人員很容易實(shí)現(xiàn)，因此這里只對(duì)其進(jìn)行簡(jiǎn)單介紹。
下面參考圖4說(shuō)明RADIUS認(rèn)證過(guò)程。首先，終端用戶將用戶名和口令，也就是用戶名、明文T和摘要M，發(fā)送給認(rèn)證服務(wù)器，認(rèn)證服務(wù)器首引腳，作為接收時(shí)鐘。
參閱圖7，發(fā)送時(shí)鐘和數(shù)據(jù)從FPGA裝置的引腳出發(fā)到達(dá)PHY層芯片的相應(yīng)引腳，由于經(jīng)過(guò)一段長(zhǎng)度(設(shè)為B)的走線，時(shí)鐘和數(shù)據(jù)都有一個(gè)時(shí)延(圖中Δt1)。又由于PHY層芯片內(nèi)部使用該發(fā)送時(shí)鐘將接收數(shù)據(jù)通過(guò)寄存器打出，假設(shè)同時(shí)提供接收時(shí)鐘，接收時(shí)鐘上升沿與接收數(shù)據(jù)相位相差等于PHY內(nèi)部寄存器數(shù)據(jù)打出時(shí)間，如果該接收時(shí)鐘和接收數(shù)據(jù)同時(shí)從PHY層芯片輸出，并到達(dá)FPGA裝置引腳，雖然需要經(jīng)過(guò)一段長(zhǎng)度(設(shè)為A)的走線，即時(shí)鐘和數(shù)據(jù)都有時(shí)延(圖中Δt2)，但接收時(shí)鐘和接收數(shù)據(jù)的相差不變，即可以被FPGA裝置正確采到。由于PHY層芯片并沒(méi)有真正提供接收時(shí)鐘，因此，本發(fā)明使用環(huán)回時(shí)鐘模擬一個(gè)接收時(shí)鐘，即環(huán)回時(shí)鐘從FPGA裝置輸出并在單板上繞線一段距離，繞線長(zhǎng)度等于A+B。當(dāng)環(huán)回時(shí)鐘和接收數(shù)據(jù)輸入到FPGA裝置時(shí)，就等同于PHY提供了接收時(shí)鐘，只要PHY內(nèi)部寄存器的打出時(shí)間滿足FPGA裝置對(duì)接收數(shù)據(jù)建立和保持時(shí)間要求，就能正確得到接收數(shù)據(jù)。
圖6中，本發(fā)明的同步轉(zhuǎn)換裝置FPGA電路的主要特征如下(1)FPGA裝置內(nèi)包括數(shù)字時(shí)鐘管理模塊DCM，其內(nèi)部設(shè)有第一鎖相環(huán)和第二鎖相環(huán)(PLL)元件，并能同時(shí)提供1倍頻、2倍頻、反向時(shí)鐘輸出功能。
譯碼器將輸入的接口標(biāo)識(shí)信息(表示不同的接口類型)譯碼以確定接口類型，并輸出控制信號(hào)至數(shù)字時(shí)鐘選擇模塊MUX0的選擇端S0、第一時(shí)鐘選擇模塊MUX1的選擇端S1和第二時(shí)鐘選擇模塊MUX2的選擇端S2，以控制時(shí)鐘選擇模塊進(jìn)行時(shí)鐘選擇(圖中譯碼器的輸出分別與時(shí)鐘選擇模塊的選擇端S0、S1和S2連接)。
(2)網(wǎng)絡(luò)處理器的MAC接口在配置為SMII和POS接口類型時(shí)沒(méi)有發(fā)送方向時(shí)鐘，F(xiàn)PGA裝置在為網(wǎng)絡(luò)處理器提供接收時(shí)鐘的同時(shí)，輸出一個(gè)與該接收時(shí)鐘相同相位和頻率的時(shí)鐘在單板上繞線，并輸入到FPGA裝置作為SMII和POS接口時(shí)的發(fā)送時(shí)鐘。繞線距離等于FPGA裝置的接收時(shí)鐘輸出到網(wǎng)絡(luò)處理器MAC接口的距離。這樣，在SMII和POS接口時(shí)，就滿足了時(shí)鐘樹(shù)結(jié)構(gòu)的要求。當(dāng)使用GMII和TBI接口時(shí)，在FPGA裝置內(nèi)部通過(guò)配置第一時(shí)鐘選擇模塊MUX1，來(lái)選擇網(wǎng)絡(luò)處理器提供發(fā)送時(shí)鐘，而在SMII和POS接口時(shí)，選擇FPGA裝置提供的時(shí)鐘。
(3)接收方向和發(fā)送方向由接收先進(jìn)先出隊(duì)列(FIFO)和發(fā)送先進(jìn)先出隊(duì)列(用于發(fā)送方向的先進(jìn)先出隊(duì)列簡(jiǎn)稱發(fā)送FIFO，用于接收方向的先進(jìn)先出隊(duì)列簡(jiǎn)稱接收FIFO)將數(shù)據(jù)緩存，但接收方向的FIFO輸入與輸出使用同一時(shí)鐘，接收FIFO相當(dāng)于緩存器。而發(fā)送方向的FIFO輸入與輸出使用不同時(shí)鐘，發(fā)送FIFO主要用來(lái)隔離兩端數(shù)據(jù)，并實(shí)現(xiàn)發(fā)送數(shù)據(jù)源同步。
(4)GMII、TBI、SMII接口使用125MHz時(shí)鐘，因其FIFO輸出端的時(shí)鐘使用125MHz晶振時(shí)鐘。而POS接口使用100MHz時(shí)鐘，則相應(yīng)FIFO輸出端的時(shí)鐘使用100MHz晶振時(shí)鐘。因此，F(xiàn)PGA外接第一時(shí)鐘源100MHz晶振和第二時(shí)鐘源125MHz晶振，并在FPGA內(nèi)部到線路板的發(fā)送時(shí)鐘由第二時(shí)鐘選擇模塊MUX2選擇100MHz或125MHz，以適應(yīng)不同接口時(shí)鐘需求。
(5)在使用TBI接口類型時(shí)，接收方向只有兩個(gè)互為反相的與數(shù)據(jù)同頻的時(shí)鐘，此時(shí)使用DCM對(duì)接收時(shí)鐘進(jìn)行二倍頻，將接收方向的數(shù)據(jù)打入FIFO。因此DCM輸出時(shí)鐘由數(shù)字時(shí)鐘選擇模塊MUX0進(jìn)行選擇，即在TBI時(shí)選用二倍頻時(shí)鐘，而在其他接口類型時(shí)選用一倍頻時(shí)鐘。
接收方向FIFO為同步FIFO，其作用是緩存數(shù)據(jù)。發(fā)送方向FIFO為異步FIFO，其作用是隔離發(fā)送FIFO兩端的時(shí)鐘域。這樣在網(wǎng)絡(luò)處理器到FPGA裝置和FPGA裝置到線路板之間的數(shù)據(jù)傳遞變?yōu)橥l異步，兩邊只需各自滿足相應(yīng)的時(shí)序關(guān)系即可。
同時(shí)，F(xiàn)PGA裝置在向網(wǎng)絡(luò)處理器(接收方向)和PHY層芯片(發(fā)送方向)提供時(shí)鐘時(shí)，采用圖8所示電路，保證FPGA裝置提供的源同步時(shí)鐘上升沿與數(shù)據(jù)之間存在固定的相位差。
圖8中，F(xiàn)PGA裝置內(nèi)部的第一鎖相環(huán)可以提供0度相移(圖中CLK0)和180度(圖中CLK180)相移時(shí)鐘輸出。寄存器均靠近芯片的引腳，數(shù)據(jù)寄存器組用于將數(shù)據(jù)打出，并有CLK0連接到數(shù)據(jù)寄存器的時(shí)鐘引腳。第一和第二寄存器用于產(chǎn)生源同步時(shí)鐘，CLK180和其反相分別連接到第一、第二寄存器的時(shí)鐘引腳上。第一寄存器的數(shù)據(jù)輸入端固定接‘1’，第二寄存器的數(shù)據(jù)輸入端固定接‘0’，第一、第二寄存器的輸出端通過(guò)“與”邏輯元件后輸出。在CLK180的上升沿，輸出腳出‘1’，而在CLK180的下降沿(即CLK0上升沿)，輸出腳出‘0’，即源同步時(shí)鐘按照交替‘0’和‘1’數(shù)據(jù)的方式輸出，時(shí)鐘頻率等于輸入時(shí)鐘頻率。源同步時(shí)鐘與輸出數(shù)據(jù)的固有延時(shí)相同，且源同步時(shí)鐘上升沿與數(shù)據(jù)寄存器翻轉(zhuǎn)時(shí)刻相差180°，所以輸出的源同步時(shí)鐘與數(shù)據(jù)相位有180°固定相差。其時(shí)序如圖9所示。
發(fā)送FIFO的數(shù)據(jù)與晶振提供的時(shí)鐘通過(guò)源同步時(shí)鐘設(shè)計(jì)電路保證FPGA裝置與線路板之間發(fā)送數(shù)據(jù)與時(shí)鐘的源同步關(guān)系，只要時(shí)鐘和數(shù)據(jù)走線等長(zhǎng)則可以保證源同步時(shí)鐘與發(fā)送FIFO讀出數(shù)據(jù)之間正確的相位關(guān)系不受走線長(zhǎng)度的限制。
本發(fā)明的FPGA裝置可以配置為GMII、TBI、SMII和POS等接口類型，相應(yīng)的內(nèi)部邏輯功能有所不同。下面分別描述各種接口類型下的FPGA裝置的配置情況。
(1)接口為GMII接口類型時(shí)GMII接口類型的時(shí)序定義如圖10所示。該接口類型在MAC側(cè)提供了發(fā)送方向時(shí)鐘，在PHY芯片側(cè)提供了接收方向時(shí)鐘，此時(shí)FPGA裝置的主要作用相當(dāng)于緩沖驅(qū)動(dòng)器。FPGA裝置配置選擇125MHz晶振時(shí)鐘作為發(fā)送FIFO的讀出時(shí)鐘。并通過(guò)源同步時(shí)鐘設(shè)計(jì)，即用該時(shí)鐘的180度反相產(chǎn)生到PHY層芯片的源同步時(shí)鐘。FPGA裝置在接收方向使用PHY芯片提供的接收時(shí)鐘將接收數(shù)據(jù)存入接收FIFO，同時(shí)使用該時(shí)鐘將數(shù)據(jù)從FIFO中讀出，傳送給網(wǎng)絡(luò)處理器MAC接口，并用該時(shí)鐘的180度反相產(chǎn)生接收方向的源同步時(shí)鐘。發(fā)送FIFO和接收FIFO中存放GMII的數(shù)據(jù)和控制信號(hào)。
(2)接口為T(mén)BI接口類型時(shí)TBI接口類型的時(shí)序定義如圖11所示。該接口類型在MAC側(cè)同樣有發(fā)送時(shí)鐘，在PHY側(cè)也有接收時(shí)鐘，F(xiàn)PGA裝置同樣相當(dāng)于緩沖驅(qū)動(dòng)器。但由于接收時(shí)鐘是兩個(gè)互為反相且頻率為發(fā)送時(shí)鐘的一半，即與接收數(shù)據(jù)的頻率相同。為將接收數(shù)據(jù)存入內(nèi)部FIFO，F(xiàn)PGA裝置配置選擇接收時(shí)鐘的2倍頻時(shí)鐘將接收方向數(shù)據(jù)存入接收FIFO，2倍頻時(shí)鐘初相與其中一個(gè)接收時(shí)鐘相同，同時(shí)FPGA裝置使用該2倍頻時(shí)鐘將數(shù)據(jù)從FIFO中讀出。
為保證在MAC接口側(cè)再生的互為反相的兩個(gè)接收時(shí)鐘與接收數(shù)據(jù)滿足一定的相位關(guān)系，F(xiàn)PGA裝置采用另外一種源同步時(shí)鐘生成方式，如圖12所示。圖中第二鎖相環(huán)提供輸入時(shí)鐘的2倍頻和2倍頻反相時(shí)鐘，圖中為CLK2X和CLK2X180。圖中虛線部分為源同步時(shí)鐘的產(chǎn)生電路，包括第三、第四和第五寄存器，它們的時(shí)鐘接2倍頻反相時(shí)鐘，即CLK2X180。其中第三寄存器對(duì)時(shí)鐘分頻，第四寄存器和第五寄存器靠近輸出腳，它們的數(shù)據(jù)端分別接第三寄存器的輸出和反相輸出。而數(shù)據(jù)寄存器組也靠近輸出腳，數(shù)據(jù)端接TBI的數(shù)據(jù)信號(hào)，并且時(shí)鐘端接2倍頻時(shí)鐘，即CLK2X。
電路產(chǎn)生的時(shí)序如圖13所示。第四寄存器和第五寄存器輸出即為互為反相的，且與鎖相環(huán)輸入時(shí)鐘同頻的源同步時(shí)鐘，它們的上升沿都與輸出數(shù)據(jù)存在半個(gè)CLK2X時(shí)鐘周期的固定相差。
(3)接口為SMII接口類型時(shí)SMII接口類型為非源同步方式存在距離限制的問(wèn)題，其接口時(shí)序如圖14所示。網(wǎng)絡(luò)處理器MAC接口沒(méi)有發(fā)送時(shí)鐘，F(xiàn)PGA裝置的配置選擇接收時(shí)鐘繞線一段距離后的時(shí)鐘作為發(fā)送時(shí)鐘，參見(jiàn)圖6，并將發(fā)送數(shù)據(jù)存入發(fā)送FIFO中。在PHY層芯片側(cè)則選擇125MHz晶振時(shí)鐘將發(fā)送數(shù)據(jù)從FIFO中讀出，同時(shí)使用源同步時(shí)鐘設(shè)計(jì)電路向PHY芯片提供源同步的發(fā)送時(shí)鐘和環(huán)回時(shí)鐘。SMII接口時(shí)序中使用了數(shù)據(jù)同步信號(hào)(圖14中Sync)進(jìn)行數(shù)據(jù)同步，數(shù)據(jù)同步信號(hào)Sync每10個(gè)時(shí)鐘周期有效一次，即變?yōu)楦唠娖?，并持續(xù)一個(gè)時(shí)鐘周期，表示10-bit段起始。SMII接口時(shí)序要求接收方向數(shù)據(jù)(由PHY層器件發(fā)出)也要與該信號(hào)對(duì)齊。
為實(shí)現(xiàn)源同步轉(zhuǎn)換，F(xiàn)PGA裝置在PHY層器件側(cè)的接口定義中增加了接收方向的數(shù)據(jù)同步信號(hào)RxSync，并根據(jù)PHY層芯片使用SMII或SS-SMII接口有兩種處理方法
A、PHY層芯片使用SMII接口在FPGA裝置在發(fā)送方向只是將SMII的發(fā)送數(shù)據(jù)和數(shù)據(jù)同步信號(hào)在FIFO中緩存，輸出給PHY層芯片，要求該數(shù)據(jù)同步信號(hào)在送給PHY芯片的同時(shí)環(huán)回給FPGA，環(huán)回的方式和距離等同于環(huán)回時(shí)鐘的處理方法。如圖15所示。環(huán)回的數(shù)據(jù)同步信號(hào)作為接收方向的數(shù)據(jù)同步信號(hào)，只要走線距離等于FPGA與物理層器件之間兩個(gè)方向上數(shù)據(jù)走線距離之和，則環(huán)回的數(shù)據(jù)同步信號(hào)的作用就相當(dāng)于物理層器件提供了一個(gè)接收方向的數(shù)據(jù)同步信號(hào)。FPGA裝置使用這個(gè)接收數(shù)據(jù)同步信號(hào)的起始點(diǎn)將接收方向的數(shù)據(jù)存入接收FIFO之中。在網(wǎng)絡(luò)處理器側(cè)，F(xiàn)PGA裝置根據(jù)MAC接口的數(shù)據(jù)同步信號(hào)Sync，做為起始點(diǎn)將數(shù)據(jù)從接收FIFO中讀出，因此在MAC看來(lái)，數(shù)據(jù)是按照Sync對(duì)齊的。
B、PHY層芯片使用SS-SMII接口SS-SMII與SMII不同之處在于SS-SMII本身提供了接收方向的數(shù)據(jù)同步信號(hào)和同步時(shí)鐘，因此，F(xiàn)PGA裝置發(fā)送方向的數(shù)據(jù)同步信號(hào)不需要環(huán)回，也不需要使用環(huán)回時(shí)鐘。在接收方向上同樣利用SS-SMII接口的接收數(shù)據(jù)同步信號(hào)的起始點(diǎn)將接收方向的數(shù)據(jù)存入接收FIFO之中。而FPGA裝置在網(wǎng)絡(luò)處理器一側(cè)使用網(wǎng)絡(luò)處理器MAC接口提供的數(shù)據(jù)同步信號(hào)為起始點(diǎn)將數(shù)據(jù)從接收FIFO中讀出，其他處理方式等同于上述SMII接口類型。
(4)接口為POS接口類型POS接口類型為非源同步的接口類型，它與SMII接口類型一樣存在距離限制問(wèn)題。在滿足POS接口時(shí)序的前提下，為延長(zhǎng)走線距離，F(xiàn)PGA裝置在PHY芯片側(cè)使用環(huán)回時(shí)鐘模擬接收時(shí)鐘，并在發(fā)送方向和接收方向采用了不同的處理方法。
A、發(fā)送方向POS接口在發(fā)送方向的接口時(shí)序如圖16所示。圖中信號(hào)定義參見(jiàn)表4。POS接口茲發(fā)送方向的操作時(shí)序過(guò)程是網(wǎng)絡(luò)處理器MAC接口控制端口地址(TxAddr)在四個(gè)端口(圖中標(biāo)示為P0、P1、P2和P3)之間輪詢，并給PHY層器件兩個(gè)周期的響應(yīng)時(shí)間，PHY層器件拉高反壓流控信號(hào)(TxPFA)表示它可以接收數(shù)據(jù)，TxPFA高電平對(duì)應(yīng)的地址的前2個(gè)周期的地址表示可用的端口地址。MAC接口拉低發(fā)送使能信號(hào)(TxENB)表示其發(fā)送數(shù)據(jù)(TxData)總線上的數(shù)據(jù)為有效數(shù)據(jù)，而TxENB變低的前一個(gè)周期所對(duì)應(yīng)的端口地址(如圖中端口P2)為發(fā)送數(shù)據(jù)傳送的目的端口。在數(shù)據(jù)傳送過(guò)程中MAC接口提供數(shù)據(jù)幀起始信號(hào)(TxSOF)表示對(duì)應(yīng)的數(shù)據(jù)為數(shù)據(jù)幀的第一個(gè)數(shù)據(jù)。而數(shù)據(jù)幀結(jié)束信號(hào)(TxEOF)時(shí)則表示對(duì)應(yīng)數(shù)據(jù)為數(shù)據(jù)幀的最后一個(gè)數(shù)據(jù)。當(dāng)一個(gè)數(shù)據(jù)幀傳送完成后，MAC接口拉高TxENB又開(kāi)始下一個(gè)端口地址的選擇過(guò)程。
根據(jù)上述操作過(guò)程，PHY層芯片控制的信號(hào)只有反壓流控信號(hào)(TxPFA)，其他信號(hào)均由MAC接口控制。要求反壓流控信號(hào)必須與發(fā)送端口地址存在一定的對(duì)應(yīng)關(guān)系，才能在PHY層器件某一端口出現(xiàn)擁塞時(shí)，不會(huì)丟失數(shù)據(jù)。如果將PHY芯片的TxPFA信號(hào)直接提供給網(wǎng)絡(luò)處理器的MAC接口，則當(dāng)網(wǎng)絡(luò)處理器與PHY器件的距離較遠(yuǎn)時(shí)，這一對(duì)應(yīng)關(guān)系不能被保證。FPGA裝置的處理方法是將PHY層器件傳送的反壓流控信號(hào)(TxPFA)用環(huán)回時(shí)鐘接收下來(lái)，并按照它FPGA裝置輸出的端口地址的對(duì)應(yīng)關(guān)系得到PHY層芯片的哪個(gè)端口可以發(fā)送數(shù)據(jù)，由于FPGA與PHY芯片的距離較遠(yuǎn)，需要按照實(shí)際走線距離確定TxPFA與TxAddr的對(duì)應(yīng)關(guān)系。FPGA裝置根據(jù)再根據(jù)網(wǎng)絡(luò)處理器側(cè)發(fā)送端口地址，將反壓流控信號(hào)再生，并按照與網(wǎng)絡(luò)處理器發(fā)送端口地址的對(duì)應(yīng)關(guān)系，傳送給網(wǎng)絡(luò)處理器。而網(wǎng)絡(luò)處理器MAC接口發(fā)送的數(shù)據(jù)信號(hào)(包括發(fā)送數(shù)據(jù)、端口地址和控制信號(hào))都通過(guò)FPGA內(nèi)部的發(fā)送FIFO和源同步轉(zhuǎn)換電路后直接傳送線路板上的PHY層器件，保證了數(shù)據(jù)按照流控要求進(jìn)入PHY層器件的各個(gè)POS端口。
B、接收方向POS接口的接收方向時(shí)序如圖17所示。圖中信號(hào)含義參見(jiàn)表4。接收方向的操作過(guò)程是網(wǎng)絡(luò)處理器MAC接口控制接收端口地址(RxAddr)按照P0、P1、P2和P3的順序輪詢。當(dāng)有數(shù)據(jù)要傳送時(shí)，PHY層器件需要拉高反壓流控信號(hào)(RxPFA)，RxPFA高電平所對(duì)準(zhǔn)的端口地址的下兩個(gè)端口表示需要傳送數(shù)據(jù)的端口。例如RxPFA高電平與P0對(duì)準(zhǔn)，則表示物理層器件需要使用端口P2傳送數(shù)據(jù)。當(dāng)網(wǎng)絡(luò)處理器接到請(qǐng)求后，將接收使能信號(hào)(RxENB)拉低，表示開(kāi)始接收數(shù)據(jù)。RxENB信號(hào)拉低前的一個(gè)時(shí)鐘周期所對(duì)應(yīng)的端口表示此次數(shù)據(jù)傳送的端口，如圖中的端口P2。而PHY層器件在收到RxENB信號(hào)兩個(gè)周期之后，應(yīng)將接收合法信號(hào)(RxVAL)拉高，同時(shí)將數(shù)據(jù)放到接收數(shù)據(jù)(RxData)總線上。接收數(shù)據(jù)合法信號(hào)RxVAL高電平的每個(gè)時(shí)鐘周期對(duì)應(yīng)一個(gè)有效數(shù)據(jù)，低電平則數(shù)據(jù)無(wú)效，當(dāng)數(shù)據(jù)幀結(jié)束信號(hào)(RxEOF)和RxVAL同時(shí)有效時(shí)，表示當(dāng)前RxData總線上的數(shù)據(jù)為最后一個(gè)數(shù)據(jù)。物理層器件在傳送數(shù)據(jù)期間同時(shí)可以申請(qǐng)下個(gè)需要訪問(wèn)的端口，當(dāng)完成一次傳送后，可以立即啟動(dòng)下一個(gè)端口的傳送過(guò)程。
從上述POS接口接收方向的時(shí)序可以看出，在長(zhǎng)距離數(shù)據(jù)傳輸中，F(xiàn)PGA要實(shí)現(xiàn)網(wǎng)絡(luò)處理器與物理層芯片之間正確的數(shù)據(jù)傳遞必須先將PHY層器件的數(shù)據(jù)按照端口存入內(nèi)部接收FIFO，再按照POS接口時(shí)序?qū)⒏鱾€(gè)端口數(shù)據(jù)傳遞給網(wǎng)絡(luò)處理器，否則，不能滿足兩拍的時(shí)序要求。FPGA裝置在接收方向上設(shè)置了4個(gè)FIFO，每個(gè)FIFO對(duì)應(yīng)一個(gè)端口(在GMII、TBI或SMII接口類型時(shí)只復(fù)用其中一個(gè)FIFO)，F(xiàn)PGA裝置在PHY層芯片側(cè)的控制信號(hào)RxVAL和RxPFA，以及網(wǎng)絡(luò)處理器側(cè)的控制信號(hào)RxENB和RxAddr都由FPGA得到后根據(jù)各自的接口時(shí)序再生。具體的處理方法是首先，在PHY層芯片側(cè)，F(xiàn)PGA裝置生成端口地址輪詢信號(hào)，根據(jù)PHY層芯片的RxPFA信號(hào)生成RxENB，并將PHY層芯片傳送的數(shù)據(jù)按照端口存入內(nèi)部各FIFO中。而在網(wǎng)絡(luò)處理器一側(cè)，F(xiàn)PGA裝置根據(jù)各個(gè)FIFO的非空信號(hào)和網(wǎng)絡(luò)處理器MAC接口提供的端口地址生成接收方向的反壓流控信號(hào)(RxPFA)，之后按照網(wǎng)絡(luò)處理器提供的接收使能信號(hào)將數(shù)據(jù)從各接收FIFO中讀出，并傳送給網(wǎng)絡(luò)處理器。
除對(duì)上述接口類型的支持外，本發(fā)明裝置還可是根據(jù)線路板的接口標(biāo)示信息自動(dòng)進(jìn)行各個(gè)接口類型之間的切換。線路板的接口標(biāo)示信息就是由線路板提供的幾個(gè)信號(hào)線，信號(hào)線的組合標(biāo)示線路板上PHY芯片使用何種接口類型。接口標(biāo)示信息與FPGA裝置相連，當(dāng)線路板完成插入和上電過(guò)程之后，F(xiàn)PGA裝置對(duì)接口標(biāo)示信息進(jìn)行譯碼，并控制各個(gè)時(shí)鐘二選一選擇器和數(shù)據(jù)選擇和控制器等，自動(dòng)配置為與接口標(biāo)示信息相符的接口類型以及相應(yīng)的數(shù)據(jù)控制方式。
FPGA裝置留有控制接口，也可以由CPU等控制芯片對(duì)FPGA裝置進(jìn)行配置。
為了在線路板熱插拔過(guò)程中，對(duì)保護(hù)器件和設(shè)備不受電氣損壞，要求線路板未上電之前，與線路板連接的信號(hào)(主要是指輸出和雙向信號(hào))必須設(shè)置為高阻狀態(tài)。線路板的在位信號(hào)和上電完成信號(hào)分別通過(guò)接插件與FPGA相連，在FPGA內(nèi)部在位信號(hào)和上電完成信號(hào)組合控制所有輸出信號(hào)和雙向信號(hào)輸出三態(tài)門(mén)的高阻控制引腳，且只有在位信號(hào)和上電完成信號(hào)同時(shí)有效時(shí)，三態(tài)門(mén)才可以被打開(kāi)?；蛘哒f(shuō)，在位信號(hào)和上電完成信號(hào)其中之一無(wú)效，三態(tài)門(mén)立即關(guān)閉，即輸出信號(hào)變?yōu)楦咦琛?br> 當(dāng)線路板拔出時(shí)，在位信號(hào)和上電完成信號(hào)變?yōu)闊o(wú)效電平，F(xiàn)PGA輸出變?yōu)楦咦?。?dāng)線路板插入，并且上電完成后，F(xiàn)PGA將三態(tài)門(mén)打開(kāi)，開(kāi)始正常工作。
權(quán)利要求
1.一種延長(zhǎng)網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口走線距離的方法，其特征在于，該方法通過(guò)連接于網(wǎng)絡(luò)處理器和物理層邏輯器件之間的同步轉(zhuǎn)換裝置按接口類型處理接口間信號(hào)當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為源同步方式的類型時(shí)，同步轉(zhuǎn)換裝置至少提高數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的驅(qū)動(dòng)能力；當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為非源同步方式的類型時(shí)，由所述同步轉(zhuǎn)換裝置提供時(shí)鐘，并在網(wǎng)絡(luò)處理器接口側(cè)和物理層器件接口側(cè)分別產(chǎn)生一路源同步發(fā)送時(shí)鐘信號(hào)和一路源同步接收時(shí)鐘信號(hào)，使數(shù)據(jù)類型信號(hào)和時(shí)鐘類型信號(hào)轉(zhuǎn)換為源同步信號(hào)。
2.如權(quán)利要求1所述的方法，其特征在于所述同步轉(zhuǎn)換裝置將提供給網(wǎng)絡(luò)處理器的接收時(shí)鐘延時(shí)，產(chǎn)生與網(wǎng)絡(luò)處理器所發(fā)送的數(shù)據(jù)同步的源同步發(fā)送時(shí)鐘信號(hào)。
3.如權(quán)利要求1所述的方法，其特征在于所述同步轉(zhuǎn)換裝置將輸出給物理層器件的發(fā)送時(shí)鐘信號(hào)延時(shí)，產(chǎn)生與物理層器件發(fā)送數(shù)據(jù)同步的源同步接收時(shí)鐘信號(hào)。
4.如權(quán)利要求2或3所述的方法，其特征在于時(shí)鐘信號(hào)延時(shí)通過(guò)繞線延時(shí)方式實(shí)現(xiàn)，其中源同步發(fā)送時(shí)鐘信號(hào)的繞線距離，由網(wǎng)絡(luò)處理器與同步轉(zhuǎn)換裝置之間數(shù)據(jù)的傳輸距離確定；源同步接收時(shí)鐘信號(hào)的繞線距離，由同步轉(zhuǎn)換邏輯與物理層器件接口之間數(shù)據(jù)傳輸距離的兩倍距離確定。
5.如權(quán)利要求1所述的方法，其特征在于所述非源同步方式的接口類型包括SMII和POS接口類型，所述源同步方式的接口類型包括GMII和TBI接口類型。
6.如權(quán)利要求1、2或3所述的方法，其特征在于網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為非源同步方式的類型時(shí)，同步轉(zhuǎn)換裝置向網(wǎng)絡(luò)處理器和物理層器件提供的源同步時(shí)鐘的上升沿與數(shù)據(jù)之間存在固定的相位差。
7.如權(quán)利要求1所述的方法，其特征在于同步轉(zhuǎn)換裝置根據(jù)物理層器件的接口標(biāo)識(shí)信息判斷接口類型，并將網(wǎng)絡(luò)處理器和物理層器件的接口配置為相同的接口類型及相應(yīng)的數(shù)據(jù)控制方式。
8.如權(quán)利要求1至7任一所述的方法，其特征在于同步轉(zhuǎn)換裝置采用先進(jìn)先出隊(duì)列(FIFO)緩存數(shù)據(jù)，其中用于接收物理層器件發(fā)送數(shù)據(jù)的接收先進(jìn)先出隊(duì)列的輸入與輸出使用同一時(shí)鐘；用于接收網(wǎng)絡(luò)處理器發(fā)送數(shù)據(jù)的發(fā)送先進(jìn)先出隊(duì)列的輸入與輸出使用不同時(shí)鐘。
9.如權(quán)利要求8所述的方法，其特征在于，當(dāng)接口為SMII接口類型時(shí)同步轉(zhuǎn)換裝置選擇125MHz晶振時(shí)鐘作為發(fā)送先進(jìn)先出隊(duì)列的讀出時(shí)鐘，并用該時(shí)鐘的180度反相產(chǎn)生到PHY層芯片的源同步時(shí)鐘；同步轉(zhuǎn)換裝置在接收方向使用物理層器件提供的接收時(shí)鐘將接收數(shù)據(jù)存入接收先進(jìn)先出隊(duì)列，同時(shí)使用該時(shí)鐘將數(shù)據(jù)從該隊(duì)列中讀出，傳送給網(wǎng)絡(luò)處理器的接口。
10.如權(quán)利要求8所述的方法，其特征在于，當(dāng)接口為T(mén)BI接口類型時(shí)同步轉(zhuǎn)換裝置用接收時(shí)鐘的2倍頻時(shí)鐘將接收方向數(shù)據(jù)存入接收先進(jìn)先出隊(duì)列，同時(shí)使用該2倍頻時(shí)鐘將數(shù)據(jù)從該隊(duì)列中讀出，傳送給網(wǎng)絡(luò)處理器的接口，其中，2倍頻時(shí)鐘初相與兩個(gè)接收時(shí)鐘之一相同。
11.如權(quán)利要求8所述的方法，其特征在于，當(dāng)接口為SMII接口類型時(shí)在網(wǎng)絡(luò)處理器接口側(cè)，同步轉(zhuǎn)換裝置用源同步發(fā)送時(shí)鐘將發(fā)送數(shù)據(jù)存入發(fā)送先進(jìn)先出隊(duì)列中，并向物理層器件提供該源同步發(fā)送時(shí)鐘；在物理層器件接口側(cè)則選擇125MHz晶振時(shí)鐘將發(fā)送數(shù)據(jù)從該發(fā)送先進(jìn)先出隊(duì)列中讀出，傳送給物理層器件接口，并使用源同步接收時(shí)鐘將物理層器件發(fā)出的數(shù)據(jù)存入接收先進(jìn)先出隊(duì)列中。
12.如權(quán)利要求8所述的方法，其特征在于，當(dāng)接口為POS接口類型時(shí)(1)在發(fā)送方向上同步轉(zhuǎn)換裝置采用源同步接收時(shí)鐘接收物理層器件傳送的反壓流控信號(hào)，并按照與物理層器件端口地址的對(duì)應(yīng)關(guān)系得到物理層器件可以發(fā)送數(shù)據(jù)的端口；然后同步轉(zhuǎn)換裝置根據(jù)網(wǎng)絡(luò)處理器側(cè)發(fā)送端口地址，將反壓流控信號(hào)再生，并按照與網(wǎng)絡(luò)處理器發(fā)送端口地址的對(duì)應(yīng)關(guān)系，傳送給網(wǎng)絡(luò)處理器；以及網(wǎng)絡(luò)處理器接口發(fā)送的數(shù)據(jù)、端口地址和控制信號(hào)通過(guò)同步轉(zhuǎn)換裝置后直接傳送給物理層器件；(2)在接收方向上在物理層器件側(cè)，同步轉(zhuǎn)換裝置生成端口地址輪詢信號(hào)和接收使能信號(hào)，然后將物理層器件傳送的數(shù)據(jù)按照端口存入與該端口相應(yīng)的接收先進(jìn)先出隊(duì)列中；在網(wǎng)絡(luò)處理器一側(cè)，同步轉(zhuǎn)換裝置根據(jù)各個(gè)先進(jìn)先出隊(duì)列的非空信號(hào)和網(wǎng)絡(luò)處理器接口提供的端口地址生成接收方向的反壓流控信號(hào)，然后按照網(wǎng)絡(luò)處理器提供的接收使能信號(hào)將數(shù)據(jù)從各接收先進(jìn)先出隊(duì)列中讀出，并傳送給網(wǎng)絡(luò)處理器。
13.如權(quán)利要求1、9、10、11或12所述的方法，其特征在于當(dāng)同步轉(zhuǎn)換裝置檢測(cè)到物理層器件所在線路板不在位時(shí)，將物理層器件的接口信號(hào)設(shè)置為高阻狀態(tài)。
14.一種實(shí)現(xiàn)如權(quán)利要求1所述方法的同步轉(zhuǎn)換裝置，其特征在于包括數(shù)字時(shí)鐘管理模塊，用于提供1倍頻、2倍頻和反向時(shí)鐘信號(hào)；數(shù)字時(shí)鐘選擇模塊，與數(shù)字時(shí)鐘管理模塊的輸出端連接，用于從1倍頻和2倍頻時(shí)鐘選擇一路時(shí)鐘信號(hào)；第一時(shí)鐘選擇模塊，用于從外部數(shù)字時(shí)鐘管理模塊輸出的1倍時(shí)鐘信號(hào)和另一輸入時(shí)鐘信號(hào)中選擇一路時(shí)鐘信號(hào)；第二時(shí)鐘選擇模塊，至少?gòu)牡谝粫r(shí)鐘源和第二時(shí)鐘源中選擇一路時(shí)鐘信號(hào)；譯碼器，將輸入的接口標(biāo)識(shí)信息譯碼并輸出信號(hào)控制數(shù)字時(shí)鐘選擇模塊、第一時(shí)鐘選擇模塊和第二時(shí)鐘選擇模塊進(jìn)行時(shí)鐘選擇；接收先進(jìn)先出隊(duì)列，在數(shù)字時(shí)鐘選擇模塊的輸出時(shí)鐘信號(hào)控制下將數(shù)據(jù)接收進(jìn)隊(duì)列和將隊(duì)列中的數(shù)據(jù)發(fā)出；發(fā)送先進(jìn)先出隊(duì)列，在第一時(shí)鐘選擇模塊的輸出時(shí)鐘信號(hào)控制下將數(shù)據(jù)接收進(jìn)隊(duì)列，在第二時(shí)鐘模塊的輸出時(shí)鐘信號(hào)控制下將隊(duì)列中的數(shù)據(jù)發(fā)出。
15.如權(quán)利要求14所述的裝置，其特征在于所述數(shù)字時(shí)鐘管理模塊包括第一鎖相環(huán)元件，該鎖相環(huán)元件根據(jù)輸入的一路時(shí)鐘信號(hào)輸出兩路相位相反的時(shí)鐘信號(hào)。
16.如權(quán)利要求15所述的裝置，其特征在于還包括第一寄存器和第二寄存器，第一寄存器的數(shù)據(jù)輸入端接高電平信號(hào)，第二寄存器的數(shù)據(jù)輸入端接低電平信號(hào)，該兩寄存器的控制端與鎖相環(huán)元件的反相時(shí)鐘輸出端連接，兩寄存器的輸出端和邏輯與元件的輸入連接，由該邏輯與元件輸出邏輯運(yùn)算后的時(shí)鐘信號(hào)。
17.如權(quán)利要求14至16任一所述的裝置，其特征在于數(shù)字時(shí)鐘管理模塊還包括第二鎖相環(huán)元件，該鎖相環(huán)元件根據(jù)輸入的一路時(shí)鐘信號(hào)輸出一路2倍時(shí)鐘信號(hào)和一路相位相反的2倍時(shí)鐘信號(hào)。
18.如權(quán)利要求17所述的裝置，其特征在于還包括第三、第四和第五寄存器，該三寄存器的控制端與第二鎖相環(huán)元件的2倍反相時(shí)鐘連接，第一寄存器用于對(duì)輸入時(shí)鐘分頻，第四寄存器和第五寄存器的數(shù)據(jù)端分別接第三寄存器的輸出和反相輸出。
全文摘要
本發(fā)明公開(kāi)了一種延長(zhǎng)網(wǎng)絡(luò)處理器介質(zhì)訪問(wèn)接口走線距離的方法，該方法通過(guò)連接于網(wǎng)絡(luò)處理器和物理層邏輯器件之間的同步轉(zhuǎn)換裝置按接口類型處理接口間信號(hào)當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為源同步方式的類型時(shí)，該同步轉(zhuǎn)換裝置至少提高數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)的驅(qū)動(dòng)能力；當(dāng)網(wǎng)絡(luò)處理器和物理層邏輯器件的接口為數(shù)據(jù)類型信號(hào)與時(shí)鐘類型信號(hào)為非源同步方式的類型時(shí)，由所述同步轉(zhuǎn)換裝置提供時(shí)鐘，并在網(wǎng)絡(luò)處理器接口側(cè)和物理層器件接口側(cè)分別產(chǎn)生一路源同步發(fā)送時(shí)鐘信號(hào)和一路源同步接收時(shí)鐘信號(hào)，使數(shù)據(jù)類型信號(hào)和時(shí)鐘類型信號(hào)轉(zhuǎn)換為源同步信號(hào)。本發(fā)明還公開(kāi)了一種同步轉(zhuǎn)換裝置。
文檔編號(hào)H04L29/02GK1533097SQ03108130
公開(kāi)日2004年9月29日 申請(qǐng)日期2003年3月20日 優(yōu)先權(quán)日2003年3月20日
發(fā)明者張俊, 張 俊 申請(qǐng)人:華為技術(shù)有限公司