專利名稱：一種實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)分復(fù)用(TDM)技術(shù)，尤其是指一種實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法。
為了達(dá)到上述目的，本發(fā)明提供了一種實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其關(guān)鍵在于該方法包括以下步驟在進(jìn)行碼流速率轉(zhuǎn)換時(shí)，先將成幀的碼流信號(hào)以時(shí)隙為單位順序?qū)懭腚p端口隨機(jī)存儲(chǔ)器；至少緩存兩個(gè)時(shí)隙后，以時(shí)隙為單位從雙端口隨機(jī)存儲(chǔ)器中讀出。
當(dāng)碼流速率由低速向高速轉(zhuǎn)換時(shí)，該方法進(jìn)一步包括以下步驟在低速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位將兩條以上低速成幀的碼流信號(hào)順序?qū)懭雽?xiě)地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元；至少緩存兩個(gè)時(shí)隙后，在高速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位從讀地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中讀出一條高速碼流信號(hào)，經(jīng)整形后輸出。
當(dāng)碼流速率由高速向低速轉(zhuǎn)換時(shí)，該方法進(jìn)一步包括以下步驟在高速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位將一條成幀的高速碼流信號(hào)連續(xù)寫(xiě)入寫(xiě)地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中；至少緩存兩個(gè)時(shí)隙后，在低速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位從讀地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中順序讀出兩條以上的低速碼流信號(hào)并輸出。
其中，所述的寫(xiě)入或讀出順序?yàn)橐来屋喠鲗?xiě)入或讀出每條低速碼流信號(hào)的各個(gè)時(shí)隙。
在上述的速率轉(zhuǎn)換的過(guò)程中還要對(duì)讀出的碼流信號(hào)進(jìn)行合成，輸出具有時(shí)隙延遲的成幀信號(hào)，同時(shí)需要對(duì)該輸出信號(hào)進(jìn)行時(shí)隙調(diào)整，該調(diào)整過(guò)程包括以下步驟預(yù)先設(shè)置時(shí)隙交換芯片；將從復(fù)用解復(fù)用電路輸出的碼流輸入該時(shí)隙交換芯片，并將該碼流信號(hào)存儲(chǔ)于時(shí)隙交換芯片的存儲(chǔ)器中；在控制信號(hào)的作用下，先讀出碼流信號(hào)存在延遲的時(shí)隙，然后再?gòu)那懊嬉来巫x出其余的時(shí)隙后，以標(biāo)準(zhǔn)幀格式輸出成幀的碼流信號(hào)。
上述的速率轉(zhuǎn)換的過(guò)程中寫(xiě)地址信號(hào)產(chǎn)生的寫(xiě)入地址和讀地址信號(hào)產(chǎn)生的讀出地址的變化規(guī)律的設(shè)置都是固定的。其中，寫(xiě)入地址的變化規(guī)律是兩個(gè)連續(xù)的8..F和兩個(gè)連續(xù)的0..7間隔循環(huán)出現(xiàn)。讀出地址的變化規(guī)律是0..F循環(huán)出現(xiàn)。
本發(fā)明是通過(guò)對(duì)碼流信號(hào)采用緩存2個(gè)時(shí)隙的方式，利用邏輯器件內(nèi)部的DPRAM來(lái)實(shí)現(xiàn)時(shí)隙的復(fù)用解復(fù)用。本發(fā)明所提供的方法具有以下優(yōu)點(diǎn)(1)由于對(duì)碼流信號(hào)采用緩存2個(gè)時(shí)隙的方式，可直接利用邏輯器件內(nèi)部的DPRAM來(lái)實(shí)現(xiàn)時(shí)隙的復(fù)用解復(fù)用，與傳統(tǒng)的緩存一幀的方式相比大大節(jié)省了DPRAM資源。
(2)本發(fā)明僅利用邏輯器件內(nèi)部的DPRAM來(lái)實(shí)現(xiàn)時(shí)隙的復(fù)用解復(fù)用，而無(wú)需單獨(dú)外掛存儲(chǔ)器，這樣既降低了器件成本和電路設(shè)計(jì)的復(fù)雜度，也省去了外掛存儲(chǔ)器與邏輯器件之間的信令傳輸。
(3)在進(jìn)行復(fù)用和解復(fù)用的過(guò)程中，對(duì)成幀的碼流信號(hào)緩存2個(gè)時(shí)隙后，再以標(biāo)準(zhǔn)的幀格式輸出，不但保持了成幀的一致性，而且只需對(duì)復(fù)用和解復(fù)用部分的硬件電路進(jìn)行較小的改動(dòng)，而無(wú)需修改碼流轉(zhuǎn)換過(guò)程中其他部分的電路及軟件，使其在不改變碼流轉(zhuǎn)換整體設(shè)計(jì)方案的基礎(chǔ)上，大幅降低了存儲(chǔ)資源的占用，進(jìn)而提高了該系統(tǒng)的性能價(jià)格比。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施例來(lái)做進(jìn)一步詳細(xì)說(shuō)明。
在一個(gè)通信系統(tǒng)中，由于板內(nèi)信號(hào)要以較低的速率傳輸，而板間信號(hào)的傳輸速率要很高，所以常常需要進(jìn)行碼流速率的轉(zhuǎn)換。本發(fā)明的基本思想是把輸入的碼流信號(hào)先順序?qū)懭隓PRAM，緩存至少2個(gè)時(shí)隙的數(shù)據(jù)后，再控制讀出，來(lái)實(shí)現(xiàn)時(shí)隙的復(fù)用解復(fù)用。該方法操作簡(jiǎn)單、占用的邏輯資源少，使用方便。


圖1示出了復(fù)用解復(fù)用的邏輯電路總體設(shè)計(jì)框圖。
首先從總體結(jié)構(gòu)進(jìn)行描述，復(fù)用解復(fù)用邏輯電路主要包括HW模塊101、高端地址產(chǎn)生模塊102、低端地址產(chǎn)生模塊103和時(shí)鐘模塊104。
其中，HW模塊101與高速碼流信號(hào)UHW_HIGH 105、DHW_HIGH 106以及低速碼流信號(hào)UHW_LOW(0)...UHW_LOW(m)107、DHW_LOW(0)...DHW_LOW(m)108直接相連，在上行方向，即低速碼流信號(hào)->高速碼流信號(hào)，暫存DHW_HIGH 106的至少2個(gè)時(shí)隙，在下行方向，即高速碼流信號(hào)->低速碼流信號(hào)，分別暫存m條UHW_LOW(0)...UHW_LOW(m)107的各1個(gè)時(shí)隙。其中，m是2的n次冪。
高端地址產(chǎn)生模塊102控制HW模塊101中的DPRAM對(duì)高速碼流信號(hào)的讀寫(xiě)。
低端地址產(chǎn)生模塊103控制HW模塊101中的DPRAM對(duì)低速碼流信號(hào)的讀寫(xiě)。
時(shí)鐘模塊104為高端地址產(chǎn)生模塊102和低端地址產(chǎn)生模塊103提供所需的時(shí)鐘信號(hào)。
下面以1條16M碼流和2條8M碼流之間的轉(zhuǎn)換為例，來(lái)詳細(xì)說(shuō)明實(shí)現(xiàn)復(fù)用解復(fù)用的思路和方法。在本實(shí)施例中，時(shí)隙復(fù)用解復(fù)用的電路采用XCS40XLPQ240-4芯片。
圖2示出了復(fù)用解復(fù)用邏輯的信號(hào)組成框圖。其中HW16M_CLK 201、HW16M FS 202和HW8M_CLK 203、HW8M_FS 204分別是16M碼流和8M碼流的幀同步和時(shí)鐘信號(hào)。該框圖中外部接口信號(hào)的詳細(xì)描述參見(jiàn)表1。從表中可以看出各接口信號(hào)的名稱，信號(hào)流向以及功能描述。

表圖3示出了復(fù)用解復(fù)用的邏輯電路原理圖為圖1所示總體設(shè)計(jì)框圖的一個(gè)特例，從圖中可看出上述復(fù)用解復(fù)用邏輯的內(nèi) 組成。
該復(fù)用解復(fù)用邏輯電路主要包括HW模塊301、HW16M CLKRE 302、HW8M CLKRE 303和時(shí)鐘模塊304。
其中，HW模塊301與16M碼流信號(hào)UHW_16M0 305、DHW_16M0 306以及8M碼流信號(hào)UHW2_8M0(0)307、UHW2_8M0(1)309、DHW2_8M0(O)308、DHW2_8M0(1)310直接相連，在上行方向，即8M->16M，暫存16M碼流的2個(gè)時(shí)隙，在下行方向，即16M->8M，分別暫存2條8M碼流的各1個(gè)時(shí)隙。
HW16M_CLKRE 302控制HW模塊301中的DPRAM對(duì)16M碼流信號(hào)的讀寫(xiě)。
HW8M_CLKRE303控制HW模塊201中的DPRAM對(duì)8M碼流信號(hào)的讀寫(xiě)。
時(shí)鐘模塊304為HW16M_CLKRE 302和HW8M_CLKRE 303提供所需的時(shí)鐘信號(hào)。
圖4示出了每個(gè)HW模塊的結(jié)構(gòu)框圖，該模塊主要包括2個(gè)2×16的DPRAM401和同步(SYNC)模塊402。其中，每個(gè)2×16的DPRAM 401是由2個(gè)1×16的DPRAM模塊組合而成。DPRAM 401由特定的邏輯工具自動(dòng)生成，可以自動(dòng)生成一個(gè)邏輯模塊如存儲(chǔ)器等。在HW模塊中可以進(jìn)行碼流信號(hào)時(shí)隙的復(fù)用和解復(fù)用處理。這兩個(gè)處理過(guò)程分別由復(fù)用邏輯模塊和解復(fù)用邏輯模塊來(lái)完成。以下分別說(shuō)明這兩個(gè)邏輯模塊的組成及其功能。
圖5示出了復(fù)用邏輯模塊的組成框圖。復(fù)用邏輯模塊的組成包括DPRAM501、寫(xiě)入地址產(chǎn)生模塊(MUXW4_WADDR)502、讀出地址產(chǎn)生模塊(MUXR4_RADDR)503、選擇器(SEL2)504、控制開(kāi)關(guān)(MUX_CTRL)505和SYNC 506。
其中，DPRAM 501是雙口RAM，深度為1×16BIT，按8M的時(shí)鐘(下降沿)寫(xiě)入，按16M的時(shí)鐘(下降沿)讀出。
MUXW4_WADDR 502產(chǎn)生DPRAM 501的寫(xiě)入地址、寫(xiě)使能信號(hào)(4BIT寬)，寫(xiě)入的地址在8M時(shí)鐘(上升沿)激勵(lì)下增加。寫(xiě)使能信號(hào)一直有效，寫(xiě)入時(shí)鐘為HW8M_CLK。寫(xiě)入地址的變化規(guī)律固定設(shè)置為0...F 0...F...，即令寫(xiě)入地址的0..F循環(huán)出現(xiàn)。
MUXR4_RADDR 503產(chǎn)生DPRAM 501的讀出地址(4BIT寬)，在16M時(shí)鐘(下降沿)激勵(lì)下增加。讀出地址的變化規(guī)律固定設(shè)置為8..F 8..F 0...7 0...78...F...，即令讀出地址中兩個(gè)連續(xù)的8..F和兩個(gè)連續(xù)的0..7間隔循環(huán)出現(xiàn)。
SEL2 504是選擇器，MUX_CTRL 505產(chǎn)生按時(shí)隙復(fù)用的選擇器的地址信號(hào)。SEL2 504根據(jù)MUX_CTRL 505產(chǎn)生的地址信號(hào)來(lái)選擇輸入的2條8M碼流的輸出順序，使其復(fù)用成的1條16M碼流滿足按時(shí)隙復(fù)用的格式。
SYNC 506把從SEL2 504輸出的信號(hào)，設(shè)計(jì)為比應(yīng)該出現(xiàn)的信號(hào)早半個(gè)16M時(shí)鐘的周期，用16M時(shí)鐘的上升沿對(duì)此信號(hào)進(jìn)行調(diào)整，可以消除中間過(guò)程的延時(shí)及組合邏輯產(chǎn)生的毛刺。
圖6示出了解復(fù)用邏輯模塊的組成框圖。解復(fù)用模塊的組成包括DPRAM601、寫(xiě)入地址產(chǎn)生模塊(DMUXW4_ADDR)602、讀出地址產(chǎn)生模塊(DMUXR4_ADDR)603和SYNC 604。
其中，DPRAM 601是雙端口RAM，深度為16X1BIT，按16M時(shí)鐘(下降沿)寫(xiě)入，按8M的時(shí)鐘(下降沿)讀出。
DMUXW4_ADDR 602產(chǎn)生DPRAM 601的寫(xiě)入地址(4BIT寬)、寫(xiě)使能信號(hào)。寫(xiě)入地址在16M時(shí)鐘(上升沿)激勵(lì)下增加，寫(xiě)使能信號(hào)為16M碼流的時(shí)隙指示信號(hào)，其寬度為16M碼流8個(gè)BIT，從上升沿開(kāi)始。寫(xiě)入時(shí)鐘為HW16M_CLK。寫(xiě)入地址的變化規(guī)律固定設(shè)置為8..F 8..F 0...7 0...7 8...F....，即令讀出地址中兩個(gè)連續(xù)的8..F和兩個(gè)連續(xù)的0..7間隔循環(huán)出現(xiàn)。
DMUXR4_ADDR 603產(chǎn)生DPRAM 601的讀出地址(4BIT寬)，在8M時(shí)鐘(下降沿)激勵(lì)下增加。讀出地址的變化規(guī)律固定設(shè)置為0..F 0..F....，即令寫(xiě)入地址的0..F循環(huán)出現(xiàn)。
SYNC 604把從DPRAM 601讀出的信號(hào)，設(shè)計(jì)為比應(yīng)該出現(xiàn)的信號(hào)早半個(gè)8M時(shí)鐘的周期，用8M時(shí)鐘的上升沿對(duì)此信號(hào)進(jìn)行調(diào)整，可以消除中間過(guò)程的延時(shí)及組合邏輯產(chǎn)生的毛刺。
在讀寫(xiě)過(guò)程中，將地址變化規(guī)律固定設(shè)置為上述值的好處為對(duì)于2個(gè)1×16的DPRAM，在復(fù)用過(guò)程中，當(dāng)2條8M碼流的比特?cái)?shù)據(jù)流被寫(xiě)入2個(gè)1×16 DPRAM的前面8位時(shí)，2個(gè)1×16的DPRAM的后面8位，同時(shí)被讀出到1條16M碼流的比特?cái)?shù)據(jù)流上，如此，不會(huì)發(fā)生存儲(chǔ)單元讀寫(xiě)沖突的情況，解復(fù)用過(guò)程也類(lèi)似。
下面結(jié)合圖3來(lái)具體介紹復(fù)用和解復(fù)用的工作流程。在本實(shí)施例中，寫(xiě)地址信號(hào)所產(chǎn)生的寫(xiě)入地址是DPRAM的低8位數(shù)據(jù)單元，讀出地址信號(hào)所產(chǎn)生的讀出地址是DPRAM的高8位數(shù)據(jù)單元。
復(fù)用的工作流程如下在時(shí)鐘模塊304產(chǎn)生的8M時(shí)鐘驅(qū)動(dòng)下，由HW8M_CLKRE 303產(chǎn)生對(duì)DPRAM的寫(xiě)地址信號(hào)(MUXW4_ADDR)控制2條成幀的8M碼流信號(hào)DHW2_8M0(0)308和DHW2_8M0(1)310的比特流，使其以2個(gè)時(shí)隙為單位不斷寫(xiě)入寫(xiě)地址信號(hào)所指定的2個(gè)1×16的DPRAM的低8位單元，其是順序?qū)懭隓HW2_8M0(0)308的1個(gè)時(shí)隙和DHW2_8M0(1)310的1個(gè)時(shí)隙，即DHW2_8M0(0)308的時(shí)隙0和DHW2_8M0(1)310的時(shí)隙1，將其緩存于DPRAM中，然后在寫(xiě)入DHW2_8M0(0)308時(shí)隙2和DHW2_8M0(1)310時(shí)隙3的同時(shí)，在時(shí)鐘模塊304產(chǎn)生的16M時(shí)鐘驅(qū)動(dòng)下，由HW16M_CLKRE302產(chǎn)生對(duì)DPRAM的讀地址信號(hào)(DMUXW4_ADDR)和復(fù)用控制選擇信號(hào)(MUX_CTRL)來(lái)控制，從2個(gè)1×16的DPRAM中，以2個(gè)時(shí)隙為單位把讀地址信號(hào)所指定的2個(gè)1×16的DPRAM的高8位單元中的比特流順序讀出，經(jīng)過(guò)SYNC模塊去除毛刺，如此順序?qū)懭氲拇a流信號(hào)經(jīng)緩存后再連續(xù)讀出，然后經(jīng)過(guò)合成就形成1條成幀的16M碼流信號(hào)DHW_16M0 306并將其輸出。
解復(fù)用的工作流程如下在時(shí)鐘模塊304產(chǎn)生的16M時(shí)鐘驅(qū)動(dòng)下，由HW16M_CLKRE 302產(chǎn)生對(duì)DPRAM的寫(xiě)地址信號(hào)(DMUXW4_ADDR)和寫(xiě)使能控制信號(hào)(DMUXW2_EN)控制1條成幀的16M碼流信號(hào)UHW_16M0 305的比特流，使其以2個(gè)時(shí)隙為單位不斷寫(xiě)入寫(xiě)地址信號(hào)所指的2個(gè)1×16的DPRAM的低8位數(shù)據(jù)單元中，即先寫(xiě)入U(xiǎn)HW_16M0 305的時(shí)隙0和時(shí)隙1，將其緩存于DPRAM中，然后在寫(xiě)入16M碼流信號(hào)UHW_16M0 305的比特流的時(shí)隙2和時(shí)隙3的同時(shí)，在時(shí)鐘模塊304產(chǎn)生的8M時(shí)鐘驅(qū)動(dòng)下，由HW8M_CLKRE 303產(chǎn)生的對(duì)DPRAM的讀地址信號(hào)(DMUXR4_ADDR)來(lái)控制，從2個(gè)1×16的DPRAM中，以2個(gè)時(shí)隙為單位把讀地址信號(hào)所指的高8位數(shù)據(jù)單元中的比特流讀出，即讀出時(shí)隙0和時(shí)隙1，并分別分配給UHW2_8M0(0)307和UHW2_8M0(1)309，如此，不斷寫(xiě)入的碼流信號(hào)經(jīng)緩存后順序讀出，再經(jīng)過(guò)合成就分別形成2條成幀的8M碼流信號(hào)UHW2_8M0(0)307和UHW2_8M0(1)309并輸出。
在上述復(fù)用和解復(fù)用過(guò)程中，也可以1個(gè)時(shí)隙為單位對(duì)碼流信號(hào)進(jìn)行寫(xiě)入或讀出操作。
圖7示出了復(fù)用解復(fù)用邏輯的時(shí)鐘對(duì)應(yīng)關(guān)系圖，其中，HW_16M_CLK的時(shí)鐘頻率為16M，HW_8M_CLK的時(shí)鐘頻率為8M，該圖體現(xiàn)了8M碼流和16M碼流的時(shí)鐘信號(hào)時(shí)序關(guān)系。
圖8示出了復(fù)用解復(fù)用邏輯的時(shí)序框圖，該圖說(shuō)明了復(fù)用和解復(fù)用的工作原理，即復(fù)用和解復(fù)用前后時(shí)隙是如何變化的。從圖中可看出，2條8M的碼流S0、S1，時(shí)隙編號(hào)為T(mén)S0、TS1、......、TS127，復(fù)用到1條16M的碼流N，其時(shí)隙編號(hào)為T(mén)S0、TS1、......、TS255，或反之。復(fù)用的時(shí)隙對(duì)應(yīng)關(guān)系參見(jiàn)表2，比如8M碼流S0的TS0時(shí)隙經(jīng)過(guò)復(fù)用后成為16M碼流的TS2時(shí)隙，這2個(gè)時(shí)隙的延時(shí)是由于16M碼流需緩存2個(gè)時(shí)隙，才能由8M碼流中取出而產(chǎn)生的，因此，相對(duì)16M碼流來(lái)說(shuō)，信號(hào)延遲了2個(gè)時(shí)隙，解復(fù)用的時(shí)隙對(duì)應(yīng)關(guān)系參見(jiàn)表3，比如16M碼流TS0時(shí)隙經(jīng)過(guò)解復(fù)用后成為8M碼流S0的TS1時(shí)隙，這1個(gè)時(shí)隙的延時(shí)是由于8M碼流需緩存1個(gè)時(shí)隙，才能由16M碼流中取出而產(chǎn)生的，因此，相對(duì)8M碼流來(lái)說(shuō)，信號(hào)延遲了1個(gè)時(shí)隙。

表2

表3
由于上述的延遲會(huì)引起時(shí)隙關(guān)系的變化，本發(fā)明通過(guò)時(shí)隙調(diào)整來(lái)抵消這種變化。
圖9和圖10分別示出了復(fù)用解復(fù)用的時(shí)隙調(diào)整前后的示意圖和實(shí)現(xiàn)原理圖。其中，碼流901為調(diào)整前8M0(0)的時(shí)隙排列，碼流902為調(diào)整前8M0(1)的時(shí)隙排列，碼流903為調(diào)整后成幀信號(hào)的時(shí)隙排列，8M0(0)的碼流信號(hào)包含一幀中奇數(shù)序號(hào)的時(shí)隙，8M0(1)包含一幀中偶數(shù)序號(hào)的時(shí)隙，經(jīng)過(guò)調(diào)整后，從圖9可看出，碼流903中時(shí)隙0至255之間的排列規(guī)律已不存在時(shí)隙的延遲現(xiàn)象。其具體的時(shí)隙調(diào)整的過(guò)程是這樣的時(shí)隙調(diào)整是在時(shí)隙交換芯片1001中實(shí)現(xiàn)的，該芯片1001與復(fù)用和解復(fù)用的邏輯電路1002相連，其內(nèi)部配置有存儲(chǔ)器，當(dāng)碼流速率由低速向轉(zhuǎn)換時(shí)，將存在時(shí)隙延時(shí)的8M碼流信號(hào)順序輸入存儲(chǔ)器中，在芯片中控制信號(hào)的作用下，先將8M0(0)的0時(shí)隙和8M0(1)的1時(shí)隙讀出，然后再?gòu)?M0(0)的2時(shí)隙和8M0(1)的3時(shí)隙開(kāi)始依次輪流讀出，這樣就得到了沒(méi)有時(shí)隙延遲的成幀信號(hào)。當(dāng)碼流速率由高速向低速轉(zhuǎn)換時(shí)，時(shí)隙交換芯片也同樣對(duì)16M碼流信號(hào)進(jìn)行時(shí)隙調(diào)整，調(diào)整過(guò)程類(lèi)似。
本實(shí)施例中以將數(shù)據(jù)碼流緩存2個(gè)時(shí)隙的方式進(jìn)行說(shuō)明的，在實(shí)際應(yīng)用中可根據(jù)具體資源和用戶需求情況，選擇緩存2個(gè)時(shí)隙至一幀的方式來(lái)進(jìn)行復(fù)用解復(fù)用的處理。
以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于該方法包括以下步驟在進(jìn)行碼流速率轉(zhuǎn)換時(shí)，先將成幀的碼流信號(hào)以時(shí)隙為單位順序?qū)懭腚p端口隨機(jī)存儲(chǔ)器；至少緩存兩個(gè)時(shí)隙后，以時(shí)隙為單位從雙端口隨機(jī)存儲(chǔ)器中讀出。
2.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用方法，其特征在于當(dāng)碼流速率由低速向高速轉(zhuǎn)換時(shí)該方法進(jìn)一步包括以下步驟在低速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位將兩條以上低速成幀的碼流信號(hào)順序?qū)懭雽?xiě)地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元；至少緩存兩個(gè)時(shí)隙后，在高速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位從讀地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中讀出一條高速碼流信號(hào)，經(jīng)整形后輸出。
3.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于當(dāng)碼流速率由高速向低速轉(zhuǎn)換時(shí)該方法進(jìn)一步包括以下步驟在高速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位將一條成幀的高速碼流信號(hào)連續(xù)寫(xiě)入寫(xiě)地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中；至少緩存兩個(gè)時(shí)隙后，在低速時(shí)鐘信號(hào)的驅(qū)動(dòng)下，以時(shí)隙為單位從讀地址信號(hào)所指定的雙端口隨機(jī)存儲(chǔ)器的數(shù)據(jù)單元中順序讀出兩條以上的低速碼流信號(hào)并輸出。
4.根據(jù)權(quán)利要求1或2或3所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于該方法進(jìn)一步包括對(duì)讀出的碼流信號(hào)進(jìn)行合成，輸出具有時(shí)隙延遲的成幀信號(hào)。
5.根據(jù)權(quán)利要求4所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于該方法進(jìn)一步包括以下步驟預(yù)先設(shè)置時(shí)隙交換芯片；將從復(fù)用解復(fù)用電路輸出的碼流輸入該時(shí)隙交換芯片，并將該碼流信號(hào)存儲(chǔ)于時(shí)隙交換芯片的存儲(chǔ)器中；在控制信號(hào)的作用下，先讀出碼流信號(hào)存在延遲的時(shí)隙，然后再?gòu)那懊嬉来巫x出其余的時(shí)隙后，以標(biāo)準(zhǔn)幀格式輸出成幀的碼流信號(hào)。
6.根據(jù)權(quán)利要求2或3所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于所述的寫(xiě)入或讀出順序?yàn)橐来屋喠鲗?xiě)入或讀出每條低速碼流信號(hào)的各個(gè)時(shí)隙。
7.根據(jù)權(quán)利要求2或3所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于所述的寫(xiě)地址信號(hào)產(chǎn)生的寫(xiě)入地址和讀地址信號(hào)產(chǎn)生的讀出地址的變化規(guī)律的設(shè)置都是固定的。
8.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于所述寫(xiě)入地址的變化規(guī)律是兩個(gè)連續(xù)的8..F和兩個(gè)連續(xù)的0..7間隔循環(huán)出現(xiàn)。
9.根據(jù)權(quán)利要求7所述的實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其特征在于所述讀出地址的變化規(guī)律是0..F循環(huán)出現(xiàn)。
全文摘要
本發(fā)明公開(kāi)了一種實(shí)現(xiàn)時(shí)隙復(fù)用解復(fù)用的方法，其關(guān)鍵是在進(jìn)行碼流速率轉(zhuǎn)換時(shí)，先將成幀的碼流信號(hào)以時(shí)隙為單位順序?qū)懭腚p端口隨機(jī)存儲(chǔ)器；至少緩存兩個(gè)時(shí)隙后，以時(shí)隙為單位從雙端口隨機(jī)存儲(chǔ)器中讀出。如此可以充分利用邏輯器件中DPRAM的資源，從而設(shè)計(jì)出簡(jiǎn)捷、可靠的復(fù)用解復(fù)用邏輯。
文檔編號(hào)H04J3/00GK1466284SQ02123530
公開(kāi)日2004年1月7日 申請(qǐng)日期2002年7月2日 優(yōu)先權(quán)日2002年7月2日
發(fā)明者蔣麟軍, 劉震, 趙俊峰, 李東濱 申請(qǐng)人:華為技術(shù)有限公司