專利名稱：小時延跳頻處理器的制作方法
技術領域：
本實用新型涉及一種無線通信抗干擾設備，特別是一種無線通信抗干擾用的跳頻處理器。
通信電子對抗已從單臺設備的對抗發(fā)展到網系對抗。作為通信電子防御的無線通信網絡要求每個無線鏈路的時延小，否則會造成語音通信的回聲、信令傳輸效率低以及指揮自動化的實時性差等問題；而跳頻數據處理又會引入固有的時延。但現有無線通信網絡的各單臺設備中的用于抗干擾的跳頻處理器，都具有較大的時延，在各單臺設備進行工作時，其影響還不很明顯，但發(fā)展到網系工作時就會產生上述問題。
本實用新型的目的就是為了解決上述問題，提供一種能遠遠滿足網系工作時小時延要求的小時延跳頻處理器。
本實用新型的技術解決方案一種小時延跳頻處理器，它由發(fā)送電路和接收電路組成，其中，發(fā)送電路由存貯單元、定時器、鎖相環(huán)、緩沖器和中央處理器CPU組成；接收電路由存貯單元、定時器、鎖相環(huán)、數字相關器和共用中央處理器CPU組成，其特征在于發(fā)送電路和接收電路均由兩個存貯單元，發(fā)送電路的兩存貯單元的數據輸入端通過發(fā)送輸入轉換開關接待處理的業(yè)務數據信號，兩存貯單元的時鐘輸入端及定時器和鎖相環(huán)的時鐘輸入端均接與待處理業(yè)務數據信號同步的外接時鐘信號，兩存貯單元的鎖相時鐘輸入端均與鎖相環(huán)的輸出相連，鎖相環(huán)的輸出同時與緩沖器的時鐘輸入端相連，兩存貯單元的輸出端通過發(fā)送輸出轉換開關接緩沖器的數據輸入口，定時器的輸出端分別與發(fā)送輸入輸出轉換開關的控制端相連，緩沖器的并行數據輸入口與中央處理器CPU并行數據輸出口相連，緩沖器的輸出送出發(fā)送數據，通過發(fā)送信道送至發(fā)送天線；接收電路的兩存貯單元的數據輸入端通過接收輸入轉換開關與接收信道的解調數據信號相連，兩存貯單元的時鐘輸入端及定時器和鎖相環(huán)的時鐘輸入端均接與解調數據信號同步的外接時鐘信號，兩存貯單元的鎖相時鐘輸入端和緩沖器輸入時鐘均與鎖相環(huán)的輸出相連，接收信道的解調數據信號和與其同步的外接時鐘信號分別與數字相關器的數據輸入端和時鐘輸入端相連，相關器的并行數據輸入口與CPU的并行數據輸出口相連，相關器的跳頻同步標志輸出端分別與兩存貯單元的清零端和定時器的清零端相連，兩存貯單元的輸出端通過接收輸出轉換開關接緩沖器的數據輸入端，定時器的輸出端分別與接收輸入、輸出轉換開關的控制端相連，緩沖器的并行數據輸入口與中央處理器CPU的并行數據輸出口相連，緩沖器的輸出送出業(yè)務數據通過接收通道到用戶終端。
本實用新型將發(fā)送電路和接收電路的單一存貯單元均改為雙存貯單元，并可根據需要進行動態(tài)切換，協調進行工作，采用了一種新型的基于“自助餐”原理的極小時延跳頻數據處理技術，突破了傳統跳頻處理時延的限制，接近理論值，解決了入野戰(zhàn)網、消除回聲以及提高野戰(zhàn)網信令傳輸效率和指揮自動化的實時性等問題。經部隊試用，其野戰(zhàn)通信網運行良好，保證了集團軍組網的需要。
以下結合附圖對本實用新型作進一步說明。


圖1是本實用新型發(fā)送電路的原理框圖。
圖2是本實用新型接收電路的原理框圖。
圖3是本實用新型的電原理圖。
如圖1、2，本實用新型的小時延跳頻處理器由發(fā)送電路和接收電路組成，其中，發(fā)送電路由存貯單元、定時器、鎖相環(huán)、緩沖器和中央處理器CPU組成；接收電路由存貯單元、定時器、鎖相環(huán)、數字相關器和共用中央處理器CPU組成，本實用新型的特點是，發(fā)送電路和接收電路均由兩個存貯單元(FIFO)1、2和3、4，發(fā)送電路的兩存貯單元1、2的數據輸入端通過發(fā)送輸入轉換開關K1接待處理的業(yè)務數據信號，兩存貯單元1、2的時鐘輸入端及定時器1和鎖相環(huán)1的時鐘輸入端均接與待處理業(yè)務數據信號同步的外接時鐘信號，兩存貯單元1、2的鎖相時鐘輸入端均與鎖相環(huán)1的輸出相連，鎖相環(huán)1的輸出同時與緩沖器1的時鐘輸入端相連，兩存貯單元1、2的輸出端通過發(fā)送輸出轉換開關K2接緩沖器1的數據輸入口，定時器1的輸出端分別與發(fā)送輸入輸出轉換開關K1、K2的控制端相連，緩沖器1的并行數據輸入口與中央處理器CPU并行數據輸出口相連，緩沖器1的輸出送出發(fā)送數據，通過發(fā)送信道送至發(fā)送天線，即緩沖器1同時接收開關K2來的業(yè)務數據和CPU插入數據，在鎖相時鐘的作用下送出發(fā)送數據到發(fā)送天線；接收電路的兩存貯單元3、4的數據輸入端通過接收輸入轉換開關K3與接收信道的解調數據信號相連，兩存貯單元3、4的時鐘輸入端及定時器2和鎖相環(huán)2的時鐘輸入端均接與解調數據信號同步的外接時鐘信號，兩存貯單元3、4的鎖相時鐘輸入端和緩沖器2輸入時鐘均與鎖相環(huán)2的輸出相連，接收信道的解調數據信號和與其同步的外接時鐘信號分別與數字相關器的數據輸入端和時鐘輸入端相連，相關器的并行數據輸入口與CPU的并行數據輸出口相連，相關器的跳頻同步標志輸出端分別與兩存貯單元3、4的清零端和定時器2的清零端相連，兩存貯單元3、4的輸出端通過接收輸出轉換開關K4接緩沖器2的數據輸入端，定時器2的輸出端分別與接收輸入、輸出轉換開關K3、K4的控制端相連，緩沖器2的并行數據輸入口與中央處理器CPU的并行數據輸出口相連，緩沖器2的輸出送出業(yè)務數據通過接收通道到用戶終端，即緩沖器2同時接收開關K4來的業(yè)務數據和CPU插入數據，在鎖相時鐘的作用下送出業(yè)務數據到用戶終端。
本實用新型突破了很多常規(guī)的跳頻設計思想，采用了一些超常規(guī)設計，在跳頻處理時延問題上實現了大的跨越。為了使換頻時間內不丟失信息，要對數據流分別進行打包、壓縮和拆包、解壓處理，兩種處理均需要一個數據存貯過程，該過程所需要的時間，成為跳頻處理的時延。根據數據平衡數學關系式和工程處理的方便，傳統的收、發(fā)存貯各需要N個跳周期(N≥1)。根據經典跳頻設計理論，N的最小值為N＝1，對應250跳/秒的跳速，一跳周期為4ms，則單向收、發(fā)共8ms，而野戰(zhàn)通信網為了提高網絡信令傳輸效率和指揮自動化的實時性以及消除多跳無線接力通信時的鏈路回聲，要求一個無線鏈路收、發(fā)跳頻時延總和為＜3ms，按傳統跳頻設計理論已不能解決這一問題，這是前人沒有做過的事，風險大。而本實用新型則在維持數據平衡的條件下，打破N≥1且為整數的限制，采用一種基于“自助餐”原理的極小時延跳頻數據處理技術，不按跳進行數據存貯，而是按需要將數據分成長度不等的小數據包進行處理，終于解決了野戰(zhàn)通信網的這一難題。經實際系統測試，收、發(fā)時延總和為1.7ms(含調制解調)，遠遠滿足小時延要求。
本實用新型中，發(fā)送電路和接收電路可以采用分立的集成器件組成，也可采用大規(guī)模的可編程邏輯器件D402(型號可為EPF10K50)構成，如圖3所示，它同時包含了發(fā)送電路和接收電路中除共用CPU之外的所有各單元，其內部連接分別與其框圖連接相同，其各單元與共用CPU的連接通過可編程邏輯器件D402的對應輸入輸出端口與CPU相連，連接結構與其框圖連接相同。
本實用新型的工作過程如下當本實用新型的小時延跳頻處理器加電后，+5V經過電容C401、電感L401、電容C403組成的π型濾波電路濾波后變成直流電源VCC供CPU等電路工作，再經電壓變換器D404(型號可為MAX604)變成3.3V電壓供可編程邏輯器件D402工作。CPU選用F206DSP，其工作時鐘由晶振B401提供，RP401、RP402為CPU各控制信號上拉電阻，插座JP401為CPU程序下載口。可編程邏輯器件D402選用EPF10K50，其配置片D412選用EPC1PC8，當加電后，其配置片D412將發(fā)送電路和接收電路的存貯單元、定時器、鎖相環(huán)、相關器、緩沖器等邏輯功能自動配置到可編程邏輯器件D402，在CPU的協調下進行工作。D408為小時延跳頻處理器與收、發(fā)信道之間各數據、時鐘信號的驅動隔離器(型號可為74HC245)，用以保證本實用新型收、發(fā)信道之間的數據傳輸的可靠性。
權利要求1.一種小時延跳頻處理器，它由發(fā)送電路和接收電路組成，其中，發(fā)送電路由存貯單元、定時器、鎖相環(huán)、緩沖器和中央處理器CPU組成；接收電路由存貯單元、定時器、鎖相環(huán)、數字相關器和共用中央處理器CPU組成，其特征在于發(fā)送電路和接收電路均由兩個存貯單元，發(fā)送電路的兩存貯單元的數據輸入端通過發(fā)送輸入轉換開關接待處理的業(yè)務數據信號，兩存貯單元的時鐘輸入端及定時器和鎖相環(huán)的時鐘輸入端均接與待處理業(yè)務數據信號同步的外接時鐘信號，兩存貯單元的鎖相時鐘輸入端均與鎖相環(huán)的輸出相連，鎖相環(huán)的輸出同時與緩沖器的時鐘輸入端相連，兩存貯單元的輸出端通過發(fā)送輸出轉換開關接緩沖器的數據輸入口，定時器的輸出端分別與發(fā)送輸入輸出轉換開關的控制端相連，緩沖器的并行數據輸入口與中央處理器CPU并行數據輸出口相連，緩沖器的輸出送出發(fā)送數據，通過發(fā)送信道送至發(fā)送天線；接收電路的兩存貯單元的數據輸入端通過接收輸入轉換開關與接收信道的解調數據信號相連，兩存貯單元的時鐘輸入端及定時器和鎖相環(huán)的時鐘輸入端均接與解調數據信號同步的外接時鐘信號，兩存貯單元的鎖相時鐘輸入端和緩沖器輸入時鐘均與鎖相環(huán)的輸出相連，接收信道的解調數據信號和與其同步的外接時鐘信號分別與數字相關器的數據輸入端和時鐘輸入端相連，相關器的并行數據輸入口與CPU的并行數據輸出口相連，相關器的跳頻同步標志輸出端分別與兩存貯單元的清零端和定時器的清零端相連，兩存貯單元的輸出端通過接收輸出轉換開關接緩沖器的數據輸入端，定時器的輸出端分別與接收輸入、輸出轉換開關的控制端相連，緩沖器的并行數據輸入口與中央處理器CPU的并行數據輸出口相連，緩沖器的輸出送出業(yè)務數據通過接收通道到用戶終端。
2.按權利要求1所述的小時延跳頻處理器，其特征在于所述發(fā)送電路和接收電路可或采用分立的集成器件組成，或采用大規(guī)模的可編程邏輯器件D402構成，它同時包含了發(fā)送電路和接收電路中除共用中央處理器CPU之外的所有各單元，其內部連接分別與權利要求1中的連接相同，其各單元與共用CPU的連接通過可編程邏輯器件D402的對應輸入輸出端口與CPU相連，連接結構亦與權利要求1中的連接相同。
專利摘要本實用新型涉及一種無線通信抗干擾用的跳頻處理器種小時延跳頻處理器,它由發(fā)送電路和接收電路組成,其中,發(fā)送電路由存貯單元、定時器、鎖相環(huán)、緩沖器和中央處理器CPU組成;接收電路由存貯單元、定時器、鎖相環(huán)、數字相關器和共用中央處理器CPU組成,發(fā)送電路和接收電路均由兩個存貯單元。本實用新型將發(fā)送電路和按收電路的單一存貯單元均改為雙存貯單元,并可根據需要進行動態(tài)切換,協調進行工作,采用了一種新型的基于“自助餐”原理的極小時延跳頻數據處理技術,效果十分理想。
文檔編號H04K3/00GK2468229SQ01219978
公開日2001年12月26日 申請日期2001年5月8日 優(yōu)先權日2001年5月8日
發(fā)明者姚富強, 陳建忠, 李永貴, 張鎖敖, 楊德保, 李士起 申請人:中國人民解放軍總參謀部第六十三研究所