專利名稱：光同步數(shù)字傳輸系統(tǒng)中的并行幀同步加/解擾碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于光同步數(shù)字傳輸系統(tǒng)(簡稱SDH/SONET)，具體地說，涉及其中的幀同步加/解擾碼器。
同步數(shù)字傳輸系統(tǒng)一般由傳輸設(shè)備和網(wǎng)絡(luò)節(jié)點(diǎn)兩種基本設(shè)備組成，對(duì)于光同步數(shù)字傳輸系統(tǒng)，傳輸設(shè)備就是光纜系統(tǒng)，網(wǎng)絡(luò)節(jié)點(diǎn)則比較復(fù)雜，包含終結(jié)設(shè)備(TM)、交叉連接設(shè)備(DXC)、復(fù)用設(shè)備(ADM)等。光同步數(shù)字傳輸系統(tǒng)中最基本、最重要的模塊信號(hào)是STM-1信號(hào)，線速率為155.520Mbit/s,STM-N信號(hào)是將基本模塊信號(hào)STM-1同步復(fù)用、經(jīng)字節(jié)間插后的結(jié)果，線速率是N×155.520Mbit/s；這些信號(hào)在傳輸過程中都是按BIT串行傳送信號(hào)，但沒有傳送本節(jié)點(diǎn)的時(shí)鐘信號(hào)。各節(jié)點(diǎn)的接收端所需的數(shù)據(jù)接收及后續(xù)處理的時(shí)鐘都是從接收到的數(shù)據(jù)信號(hào)中恢復(fù)出來的。根據(jù)常用的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)原理，時(shí)鐘恢復(fù)依靠數(shù)據(jù)信號(hào)的變化沿完成，如果接收到的數(shù)據(jù)流中有長鏈0或長鏈1序列出現(xiàn)，則按該原理恢復(fù)出的時(shí)鐘不再精準(zhǔn)，用這樣恢復(fù)出來的時(shí)鐘處理數(shù)據(jù)會(huì)導(dǎo)致數(shù)據(jù)信息的丟失或錯(cuò)誤，因此為了保證在接收端能精準(zhǔn)地進(jìn)行數(shù)據(jù)接收和時(shí)鐘提取，必須杜絕傳輸?shù)臄?shù)據(jù)流中有長鏈0或長鏈1序列出現(xiàn)。
為此國際電聯(lián)組織(CCITT)在光同步數(shù)字傳輸系統(tǒng)的協(xié)議中規(guī)定在發(fā)送端對(duì)傳送的數(shù)據(jù)要進(jìn)行加擾，加擾后的數(shù)據(jù)再經(jīng)電/光轉(zhuǎn)換后由光纜傳送出去；在接收端對(duì)從光纜傳來的信號(hào)進(jìn)行光/電轉(zhuǎn)換，對(duì)轉(zhuǎn)換后的數(shù)據(jù)信號(hào)再進(jìn)行時(shí)鐘提取、數(shù)據(jù)接收、解擾以及后續(xù)處理。CCITT在協(xié)議G.709中還規(guī)定對(duì)STM-N段開銷的第一行的9×N個(gè)字節(jié)不進(jìn)行擾碼；一旦緊隨STM-N段開銷第一行最后一個(gè)字節(jié)的那個(gè)字節(jié)的最高位(MSB)一出現(xiàn)，擾碼器應(yīng)自動(dòng)設(shè)置為“1111111”；擾碼序列的生成多項(xiàng)式為1+x6+x7。
現(xiàn)有的擾碼器一般用由7級(jí)D觸發(fā)器組成的反饋式移位寄存器來實(shí)現(xiàn)，其反饋結(jié)構(gòu)由生成多項(xiàng)式?jīng)Q定。STM-N信號(hào)的串行時(shí)鐘加到每一級(jí)觸發(fā)器的時(shí)鐘輸入端，擾碼器的輸出即為充分隨機(jī)化的信號(hào)，該信號(hào)在統(tǒng)計(jì)特性上已十分接近白噪聲。在發(fā)送端，擾碼序列與串行數(shù)據(jù)逐位以幀頭為起點(diǎn)按順序進(jìn)行異或運(yùn)算，完成數(shù)據(jù)加擾過程；同理在接收端，同樣的擾碼序列與接收到的串行數(shù)據(jù)進(jìn)行同樣的運(yùn)算，則恢復(fù)出真實(shí)數(shù)據(jù)，完成數(shù)據(jù)的解擾過程。
在人民郵電出版社出版、韋樂平編著的《光同步數(shù)字傳輸網(wǎng)》(93年3月第1版)一書中，第52頁給出了一個(gè)工作在線速率155.52Mbit/s下的幀同步加/解擾碼器101的電路結(jié)構(gòu)，如

圖1所示。7個(gè)D觸發(fā)器用于移位，D觸發(fā)器R2、R3、……、R7的輸入端分別與上一個(gè)D觸發(fā)器R1、R2、……、R6的輸出端相連，CLK為STM-1幀線性時(shí)鐘信號(hào)，Reset為定幀脈沖、置位信號(hào)；一個(gè)異或門用以實(shí)現(xiàn)對(duì)D觸發(fā)器R7和R6的輸出進(jìn)行模2加(異或運(yùn)算)，運(yùn)算結(jié)果反饋至D觸發(fā)器R1的輸入端，D觸發(fā)器R7的輸出即為擾碼序列，它與STM-1幀的線速數(shù)據(jù)(BIT格式)進(jìn)行加/解擾的處理。從上述工作流程可分析得出在正常處理階段，每一位(BIT)擾碼都是來自7個(gè)時(shí)鐘節(jié)拍前的模2加運(yùn)算結(jié)果；在每個(gè)線速時(shí)鐘節(jié)拍，R7輸出1位(BIT)擾碼，在8個(gè)線速時(shí)鐘節(jié)拍內(nèi)，R7依次輸出8位擾碼。盡管這種擾碼器101電路結(jié)構(gòu)簡單，但由于其工作在線速率下，工作頻率高導(dǎo)致生產(chǎn)工藝復(fù)雜，生產(chǎn)成本高，甚至在某些高頻時(shí)鐘下無法實(shí)現(xiàn)，因而在實(shí)際使用中該電路被取代已成為必然。
在當(dāng)前的SDH設(shè)備中，數(shù)據(jù)流的主要類型有發(fā)送端電/光轉(zhuǎn)換前和接收端光/電轉(zhuǎn)換后的線速率為155.520Mbit/s的BIT串行數(shù)據(jù)(STM-N信號(hào)的線速率是N×155.520Mbit/s)，發(fā)送端并/串轉(zhuǎn)換前和接收端串/并轉(zhuǎn)換后的并行速率為19.44Mbyte/s的BYTE格式的數(shù)據(jù)(STM-1信號(hào)的線速率的1/8，STM-N信號(hào)經(jīng)解復(fù)用可恢復(fù)出N組的STM-1信號(hào))。如果對(duì)線速率的BIT串行數(shù)據(jù)流進(jìn)行加/解擾碼處理，則擾碼器工作速率必須為線速率；如果對(duì)發(fā)送端并/串轉(zhuǎn)換前和接收端串/并轉(zhuǎn)換后的并行速率的BYTE數(shù)據(jù)流進(jìn)行加/解擾碼處理，則擾碼器的工作速率必須為并行速率。
因此，如果直接按協(xié)議G.709的規(guī)定設(shè)計(jì)加/解擾碼器，則這種擾碼器工作在線速率的時(shí)鐘節(jié)拍下，即時(shí)鐘頻率為155.520MHz或622MHz(STM-4信號(hào))或更高的2.5GHz(STM-16)等，這樣高的頻率對(duì)IC制造工藝提出了極高的要求，甚至常規(guī)工藝無法實(shí)現(xiàn)，如果采用特殊工藝則會(huì)使開發(fā)成本大大增加，這樣就對(duì)設(shè)計(jì)者提出了一個(gè)問題如何設(shè)計(jì)一個(gè)既能滿足擾碼要求，又能使操作時(shí)鐘頻率大大降低的、便于工藝加工的加/解擾碼器。
本發(fā)明的目的在于提供一種SDH系統(tǒng)中的并行速率下的幀同步加/解擾碼器，可以解決上述問題，即實(shí)現(xiàn)擾碼操作的低速率，加工工藝的低成本。
為實(shí)現(xiàn)上述目的，本發(fā)明所述的并行幀同步加/解擾碼器由8個(gè)D觸發(fā)器和8個(gè)異或門組成；1個(gè)帶有復(fù)位端的D觸發(fā)器和7個(gè)帶有置位端的D觸發(fā)器，按序與8個(gè)兩輸入的異或門間插串聯(lián)；第1個(gè)觸發(fā)器是所述帶有復(fù)位端的D觸發(fā)器，其輸入信號(hào)是第8個(gè)D觸發(fā)器的輸入信號(hào)和第7個(gè)D觸發(fā)器的輸入信號(hào)經(jīng)過所述異或門后的輸出信號(hào)，所述第1個(gè)D觸發(fā)器的輸出信號(hào)與所述第8個(gè)D觸發(fā)器的輸入信號(hào)經(jīng)過所述異或門后，作為第2個(gè)D觸發(fā)器的輸入信號(hào)；所述第2個(gè)D觸發(fā)器的輸出信號(hào)與所述第1個(gè)D觸發(fā)器的輸出信號(hào)經(jīng)過所述異或門后，作為第3個(gè)D觸發(fā)器的輸入信號(hào)；其余以此類推，第n個(gè)D觸發(fā)器的輸出信號(hào)與第(n-1)個(gè)D觸發(fā)器的輸出信號(hào)經(jīng)過異或門，作為第(n+1)個(gè)D觸發(fā)器的輸入信號(hào)，n的取值為2～7，如此構(gòu)成了一個(gè)反饋式的電路環(huán)路；所述并行幀同步加/解擾碼器工作在系統(tǒng)并行時(shí)鐘下，所述并行時(shí)鐘的頻率為線速頻率的1/8；所述8個(gè)D觸發(fā)器的輸出端依次輸出相應(yīng)的擾碼位，實(shí)現(xiàn)系統(tǒng)并行時(shí)鐘每個(gè)節(jié)拍產(chǎn)生一個(gè)字節(jié)(8BIT)的擾碼。
下面結(jié)合附圖和實(shí)施例，進(jìn)一步詳細(xì)說明本發(fā)明。
圖1是工作在線速率155.52Mbit/s下的幀同步加/解擾碼器101的電路結(jié)構(gòu)。
圖2是采用圖1結(jié)構(gòu)的加/解擾碼生成器101的SDH設(shè)備中接收端的數(shù)據(jù)流處理的流程圖。
圖3是采用圖1結(jié)構(gòu)的加/解擾碼生成器101的SDH設(shè)備中發(fā)送端的數(shù)據(jù)流處理的流程圖。
圖4是本發(fā)明所述的并行幀同步加/解擾碼器401的電路結(jié)構(gòu)。
圖5是采用本發(fā)明的SDH設(shè)備中接收端的數(shù)據(jù)流處理的流程圖。
圖6是采用本發(fā)明的SDH設(shè)備中發(fā)送端的數(shù)據(jù)流處理的流程圖。
圖1所示的幀同步加/解擾碼器101的電路結(jié)構(gòu)，已在前面詳細(xì)介紹過。
在圖2中，接收到的加擾過的線速數(shù)據(jù)(BIT格式)經(jīng)過光/電轉(zhuǎn)換和時(shí)鐘提取，分解成時(shí)鐘和電信號(hào)，再經(jīng)過幀頭捕捉和定幀脈沖產(chǎn)生后，與由線速下的幀同步加/解擾碼器101產(chǎn)生的擾碼序列按位(BIT)進(jìn)行解擾運(yùn)算，解擾后的數(shù)據(jù)和時(shí)鐘信號(hào)經(jīng)過串/并轉(zhuǎn)換形成BYTE格式的系統(tǒng)數(shù)據(jù)，即1/8的線速時(shí)鐘和與1/8線速時(shí)鐘對(duì)應(yīng)的數(shù)據(jù)，為后續(xù)處理做好準(zhǔn)備。
在圖3中，BYTE格式的系統(tǒng)數(shù)據(jù)經(jīng)并/串轉(zhuǎn)換形成BIT格式的線速數(shù)據(jù)，再與由線速下的幀同步加/解擾碼器101產(chǎn)生的擾碼序列按位(BIT)進(jìn)行加擾運(yùn)算，加擾后的數(shù)據(jù)送至電/光轉(zhuǎn)換器產(chǎn)生在光纜上傳輸?shù)墓庑盘?hào)。
圖4是本發(fā)明所述的并行幀同步加/解擾碼器401的電路結(jié)構(gòu)。該加/解擾碼器401由8個(gè)D觸發(fā)器和8個(gè)異或門組成，1個(gè)帶有復(fù)位端R的D觸發(fā)器R0和7個(gè)帶有置位端S的D觸發(fā)器R1、……、R7，按序與8個(gè)兩輸入的異或門間插串聯(lián)，D觸發(fā)器R0的輸入信號(hào)是D觸發(fā)器R7和R6的輸入信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R0的輸出信號(hào)與R7的輸入信號(hào)經(jīng)過異或門后，作為D觸發(fā)器R1的輸入信號(hào)；D觸發(fā)器R1與R0的輸出信號(hào)經(jīng)過異或門后，作為D觸發(fā)器R2的輸入信號(hào)；這樣一直下去，D觸發(fā)器R6與R5的輸出信號(hào)經(jīng)過異或門后，作為D觸發(fā)器R7的輸入信號(hào)；如此構(gòu)成了一個(gè)反饋式的電路環(huán)路。CLKP是系統(tǒng)并行時(shí)鐘信號(hào)，其頻率為線速頻率的1/8；Reset為定幀脈沖、置位復(fù)位信號(hào)，8個(gè)D觸發(fā)器的輸出端Q0～Q7依次輸出相應(yīng)的一個(gè)字節(jié)的擾碼位(8BIT)。
圖5和圖6分別是采用本發(fā)明的SDH設(shè)備中接收端和發(fā)送端數(shù)據(jù)流處理的流程圖。
在圖5中，接收到的BIT格式的線速數(shù)據(jù)經(jīng)幀頭捕捉和定幀脈沖產(chǎn)生后，再經(jīng)串/并轉(zhuǎn)換形成BYTE格式的系統(tǒng)數(shù)據(jù)，隨后與由并行速率下的幀同步加/解擾碼器401產(chǎn)生的BYTE格式的擾碼序列按位(BIT)一次完成一個(gè)字節(jié)(8BIT)的解擾運(yùn)算，經(jīng)解擾的數(shù)據(jù)繼續(xù)進(jìn)行后續(xù)處理。在圖6中，BYTE格式的系統(tǒng)數(shù)據(jù)與由并行速率下的幀同步加/解擾碼器401產(chǎn)生的BYTE格式的擾碼序列按位(BIT)一次完成一個(gè)字節(jié)(8BIT)的加擾運(yùn)算，加擾后的數(shù)據(jù)再經(jīng)并/串轉(zhuǎn)換形成BIT格式的線速數(shù)據(jù)，隨后經(jīng)電/光轉(zhuǎn)換產(chǎn)生在光纜上傳輸?shù)墓庑盘?hào)。
將圖5、圖6與圖2、圖3相比，可以發(fā)現(xiàn)幀同步加/解擾碼器的外圍電路變化不大，只是改變了串并轉(zhuǎn)換和并串轉(zhuǎn)換與加/解擾碼器的前后順序，將完成加/解擾操作的異或門由線速頻率下的一個(gè)增加為了并行時(shí)鐘時(shí)的八個(gè)，如圖5中的異或門Xorsa和圖6中的異或門Xorsb，它們?cè)诓⑿袝r(shí)鐘的每個(gè)節(jié)拍都能完成對(duì)一個(gè)字節(jié)(8BIT)的數(shù)據(jù)的加/解擾操作，此外并沒有再增加系統(tǒng)額外的配置，相反加/解擾電路的工作頻率降低了，從而提高了系統(tǒng)的穩(wěn)定性，并且更易于工藝實(shí)現(xiàn)。
下面結(jié)合協(xié)議規(guī)定的擾碼序列生成多項(xiàng)式1+x6+x7、圖1和圖4對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說明。
通過對(duì)圖1給出的線速幀同步加/解擾碼器101電路結(jié)構(gòu)的分析，可以得到本發(fā)明的設(shè)計(jì)思路。在上面分析得出在正常處理階段，每一位(BIT)用以進(jìn)行加/解擾的擾碼都是來自7個(gè)時(shí)鐘前的模2加運(yùn)算；在每個(gè)線速時(shí)鐘節(jié)拍R7輸出1位(BIT)擾碼，在8個(gè)線速時(shí)鐘節(jié)拍內(nèi)，從R7依次輸出8位擾碼。結(jié)合協(xié)議規(guī)定的擾碼序列生成多項(xiàng)式1+x6+x7和圖1電路結(jié)構(gòu)，可以進(jìn)一步推導(dǎo)得出表1的結(jié)果。定幀信號(hào)是線速幀同步擾碼器101中D觸發(fā)器R1～R7的置位信號(hào)，置位時(shí)異或門的狀態(tài)為0。
表1
在表1中，時(shí)鐘節(jié)拍n+8和時(shí)鐘節(jié)拍n是任選的，比較這兩個(gè)時(shí)鐘節(jié)拍對(duì)應(yīng)的各寄存器R1、R2、……、R7和異或門的輸出狀態(tài)，可以得到表2如下，表中用X表示異或門XOR的狀態(tài)。
表2
在表2中，如果將XOR看作D觸發(fā)器R0,Xn則剛好是時(shí)鐘節(jié)拍n時(shí)刻的D觸發(fā)器R0的值Q0n,Xn+8則剛好是時(shí)鐘節(jié)拍n+8時(shí)刻的D觸發(fā)器R0的值Q0n+8。為了更清楚的說明，假設(shè)線速時(shí)鐘節(jié)拍n剛好是并行時(shí)鐘(線速時(shí)鐘的1/8)的p節(jié)拍，則線速時(shí)鐘節(jié)拍n+8就是并行時(shí)鐘的p+1節(jié)拍時(shí)刻，并且將異或運(yùn)算用相應(yīng)的8個(gè)異或門XOR0～XOR7來表示，如此得到表3如下表3
很明顯，從表3可直接得到如圖4所示的電路結(jié)構(gòu)8個(gè)D觸發(fā)器R0、R1、……R7和8個(gè)的異或門按序間插串聯(lián)，8個(gè)D觸發(fā)器的輸出端Q0～Q7在一個(gè)時(shí)鐘節(jié)拍內(nèi)一次輸出一個(gè)字節(jié)的擾碼位，同時(shí)各輸出信號(hào)送至相應(yīng)的異或門的輸入端，異或門的輸出信號(hào)則連接到下一個(gè)D觸發(fā)器的輸入端，構(gòu)成了一個(gè)反饋式的電路環(huán)路。該加/解擾碼器401工作在并行速率下，從表3中可得出8個(gè)D觸發(fā)器在一個(gè)并行時(shí)鐘節(jié)拍內(nèi)的輸出與圖1中線速幀同步擾碼器101在8個(gè)線速時(shí)鐘節(jié)拍內(nèi)從R7輸出的碼流是一致的，因此該加/解擾碼器401的一個(gè)并行時(shí)鐘節(jié)拍可實(shí)現(xiàn)線速幀同步擾碼器101在8個(gè)線速時(shí)鐘節(jié)拍的操作，因而功能上可完全取代線速幀同步擾碼器101。
在圖1中，定幀脈沖信號(hào)Reset對(duì)線速幀同步加/解擾碼器101中的D觸發(fā)器R1～R7置位，此時(shí)異或門狀態(tài)為0，因此產(chǎn)生的擾碼序列的前8位(BIT格式)應(yīng)該依次是1111_1110，見表1；在圖4中，定幀脈沖信號(hào)Reset對(duì)并行幀同步加/解擾碼器中的D觸發(fā)器R1～R7置位，對(duì)R0復(fù)位，因此產(chǎn)生的第一個(gè)擾碼字節(jié)(BYTE格式)為1111_1110?？梢?，這兩種擾碼器在定幀脈沖信號(hào)生效時(shí)(即觸發(fā)器置位和復(fù)位時(shí))得出的結(jié)果也是完全一致的。該字節(jié)(1111_1110)值和第一行的第一個(gè)凈荷數(shù)據(jù)(BYTE格式，即第一行第十個(gè)字節(jié))逐位(BIT)進(jìn)行加擾(或解擾)運(yùn)算，以此類推，直到每幀的最后一個(gè)數(shù)據(jù)也完成加擾/解擾操作。
綜上所述，本發(fā)明所述的并行幀同步加/解擾碼器在STM-1幀數(shù)據(jù)處理中，可實(shí)現(xiàn)在并行系統(tǒng)時(shí)鐘(線速頻率的1/8)下生成擾碼序列并完成加/解擾操作；該加/解擾碼器用FPGA實(shí)現(xiàn)后，經(jīng)測(cè)試完全滿足協(xié)議要求，并且本發(fā)明邏輯表述簡單，電路實(shí)現(xiàn)方式簡明；相對(duì)線速率下的幀同步加/解擾碼器，工作頻率降到原來頻率的1/8，增加了系統(tǒng)穩(wěn)定性，降低了功耗，更重要的是易于工藝實(shí)現(xiàn)，這些都在實(shí)際的生產(chǎn)應(yīng)用中帶來巨大的便利，為整機(jī)系統(tǒng)的生產(chǎn)節(jié)約了成本。此外本發(fā)明的設(shè)計(jì)思路具有推廣性，可以應(yīng)用于線速更高(N×155.520Mbit/s)的STM-N幀數(shù)據(jù)處理中的加/解擾碼操作，這對(duì)研制更高等級(jí)速率的光同步傳輸設(shè)備具有重要意義。
權(quán)利要求
1．一種光同步數(shù)字傳輸系統(tǒng)中的并行幀同步加/解擾碼器(401)，其特征在于包括8個(gè)D觸發(fā)器(R0、R1、……、R7)和8個(gè)異或門；所述D觸發(fā)器(R0、R1、……、R7)按序與所述異或門間插串聯(lián)；所述第1個(gè)觸發(fā)器(R0)的輸入信號(hào)是所述第8個(gè)D觸發(fā)器(R7)的輸入信號(hào)和所述第7個(gè)D觸發(fā)器(R6)的輸入信號(hào)經(jīng)過所述異或門后的輸出信號(hào)；所述第1個(gè)D觸發(fā)器(R0)的輸出信號(hào)與所述第8個(gè)D觸發(fā)器(R7)的輸入信號(hào)經(jīng)過所述異或門后，作為第2個(gè)D觸發(fā)器(R1)的輸入信號(hào)；所述第2個(gè)D觸發(fā)器(R1)的輸出信號(hào)與所述第1個(gè)D觸發(fā)器(R0)的輸出信號(hào)經(jīng)過所述異或門后，作為第3個(gè)D觸發(fā)器(R2)的輸入信號(hào)；其余以此類推，第n個(gè)D觸發(fā)器的輸出信號(hào)與第(n-1)個(gè)D觸發(fā)器的輸出信號(hào)經(jīng)過異或門，作為第(n+1)個(gè)D觸發(fā)器的輸入信號(hào)，n的取值為2～7，如此構(gòu)成了一個(gè)反饋式的電路環(huán)路。
2．如權(quán)利要求1所述的并行幀同步加/解擾碼器(401)，其特征在于所述8個(gè)D觸發(fā)器(R0、R1、……、R7)是1個(gè)帶有復(fù)位端的D觸發(fā)器(R0)和7個(gè)帶有置位端的D觸發(fā)器(R1、……、R7)。
3．如權(quán)利要求1或2所述的并行幀同步加/解擾碼器(401)，其特征在于所述并行幀同步加/解擾碼器工作在系統(tǒng)并行時(shí)鐘下，其系統(tǒng)并行時(shí)鐘頻率為線速頻率(155.52Mbit/s)的1/8。
全文摘要
光同步數(shù)字傳輸系統(tǒng)中的并行幀同步加/解擾碼器(401),包括8個(gè)D觸發(fā)器(R0～R7)和8個(gè)異或門,所述D觸發(fā)器(R0～R7)按序與兩輸入的異或門間插串聯(lián),并構(gòu)成反饋式的電路環(huán)路;所述加/解擾碼器(401)在STM－1幀數(shù)據(jù)處理中,在并行系統(tǒng)時(shí)鐘下生成擾碼序列并完成加/解擾操作;其邏輯表述簡單,電路實(shí)現(xiàn)簡明,系統(tǒng)穩(wěn)定性提高,降低成本和功耗;還應(yīng)用于線速更高的STM－N幀數(shù)據(jù)處理中的加/解擾碼操作。
文檔編號(hào)H04B10/02GK1306350SQ0011408
公開日2001年8月1日 申請(qǐng)日期2000年3月1日 優(yōu)先權(quán)日2000年3月1日
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