一種窄帶頻率信號發(fā)生器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種窄帶頻率信號的發(fā)生裝置，尤其涉及一種適用于醫(yī)用加速器慢弓I出RFKO(RF-knockout，高頻剔除)系統(tǒng)中的窄帶頻率信號發(fā)生器。
【背景技術(shù)】
[0002]質(zhì)子束在人體內(nèi)的能量呈現(xiàn)Bragg峰特性，這使得在各種放射治療癌癥的方法中質(zhì)子束治療相較于常規(guī)的治療方法有其獨特的優(yōu)勢。近幾年來，隨著加速器技術(shù)的發(fā)展，用于治療腫瘤的質(zhì)子加速器得到了迅速的發(fā)展。質(zhì)子加速器的束流引出方案多采用共振慢引出的方式，這種引出方案具有引出效率高，引出束流品質(zhì)好的優(yōu)點。
[0003]共振慢引出的原理是調(diào)節(jié)束流參數(shù)使其處于臨界值，然后通過外加橫向RFKO電場激勵干擾使部分粒子進(jìn)入不穩(wěn)定區(qū)從而被引出。RFKO慢引出的重要優(yōu)點是引出過程質(zhì)子加速器的磁鐵聚焦結(jié)構(gòu)參數(shù)不需要改變。
[0004]外加的橫向激勵干擾是通過外加激勵信號實現(xiàn)的。激勵信號是一定帶寬特定中心頻率的窄帶信號，它可以通過對特定帶寬內(nèi)的噪聲信號進(jìn)行頻譜搬移實現(xiàn)?？紤]到噪聲信號中包含了較多的頻譜成分，因此可以在噪聲信號的基礎(chǔ)上對其進(jìn)行處理得到所需要的窄帶頻率信號。在現(xiàn)有技術(shù)中，對于激勵信號的生成通?？梢圆捎猛庵肈DS芯片實現(xiàn)(例如作者K.Mizushima，S.Sato，T.Shirai ,T.Furukawa的文南犬 “Development of beam currentcontrol system in RF-knockout slow extract1n”(Nuclear Instruments andMethods in Physics Research B)，作者童金的文獻(xiàn)“基于FPGA和DDS的質(zhì)子同步加速器共振慢引出信號源研制”)。這種方式是一種直接信號生成方式，且生成線性掃頻正弦信號。這種方式雖然實現(xiàn)方便，但是這種方式生成的正弦信號頻譜規(guī)則且較純凈，而由加速器物理設(shè)計可知，窄帶內(nèi)頻譜成分多且無規(guī)律的干擾能更好的提高引出效率，因此，采用這種方式正弦信號頻譜使得引出效率較低。而且，線性掃頻方案中當(dāng)需要改變輸出信號的參數(shù)時需要通過SPI總線通信改變DDS的控制寄存器內(nèi)容，因此受SPI通信速率的影響，這種方式無法做到輸出信號參數(shù)改變的實時快速響應(yīng)。
【實用新型內(nèi)容】
[0005]為了解決上述現(xiàn)有技術(shù)存在的問題，本實用新型旨在提供一種窄帶頻率信號發(fā)生器，以為醫(yī)用加速器慢引出系統(tǒng)提供可實施更新參數(shù)的窄帶頻率信號，并且提高引出效率。
[0006]本實用新型所述的一種窄帶頻率信號發(fā)生器，其包括:
[0007]FPGA芯片，其包括:
[0008]第一鎖相環(huán)，其接收外圍輸入的帶寬參數(shù)，并輸出第一時鐘信號；
[0009]與所述第一鎖相環(huán)連接的預(yù)存有偽噪聲信號幅度信息的第一R0M，其接收所述第一時鐘信號并輸出與其對應(yīng)的偽噪聲信號幅度序列值；
[0010]第二鎖相環(huán)，其接收外圍輸入的頻率參數(shù)，并輸出第二時鐘信號；
[0011]與所述第二鎖相環(huán)連接的相位累加器，其接收所述第二時鐘信號，并輸出對應(yīng)的單頻正弦信號相位序列值；以及
[0012]與所述相位累加器連接的預(yù)存有正弦信號的相位幅度對應(yīng)信息的第二R0M，其接收所述單頻正弦信號相位序列值，并輸出與其對應(yīng)的單頻正弦信號幅度序列值；
[0013]與所述FPGA芯片連接的第一信號處理電路，其接收所述偽噪聲信號幅度序列值并輸出相應(yīng)的偽噪聲信號；
[0014]與所述FPGA芯片連接的第二信號處理電路，其接收所述單頻正弦信號幅度序列值并輸出相應(yīng)的單頻正弦信號；以及
[0015]與所述第一信號處理電路以及第二信號處理電路連接的DSB調(diào)幅電路，其接收所述偽噪聲信號以及單頻正弦信號，并將該偽噪聲信號的頻譜搬移至所述單頻正弦信號的頻率處，以產(chǎn)生頻率帶寬與所述帶寬參數(shù)一致、中心頻率與所述頻率參數(shù)一致的窄帶頻率信號。
[0016]在上述的窄帶頻率信號發(fā)生器中，所述第一信號處理電路包括:
[0017]與所述第一ROM連接的第一數(shù)模轉(zhuǎn)換器，其接收所述偽噪聲信號幅度序列值，并將該偽噪聲信號幅度序列值轉(zhuǎn)換為第一模擬信號；以及
[0018]與所述第一數(shù)模轉(zhuǎn)換器連接的第一低通濾波器，其對所述第一模擬信號進(jìn)行濾波，并輸出所述偽噪聲信號。
[0019]在上述的窄帶頻率信號發(fā)生器中，所述第一低通濾波器為兩階RC低通濾波器。
[0020]在上述的窄帶頻率信號發(fā)生器中，所述第二信號處理電路包括:
[0021]與所述第二ROM連接的第二數(shù)模轉(zhuǎn)換器，其接收所述單頻正弦信號幅度序列值，并將該單頻正弦信號幅度序列值轉(zhuǎn)換為第二模擬信號；以及
[0022]與所述第二數(shù)模轉(zhuǎn)換器連接的第二低通濾波器，其對所述第二模擬信號進(jìn)行濾波，并輸出所述單頻正弦信號。
[0023]在上述的窄帶頻率信號發(fā)生器中，所述第二低通濾波器為兩階LC低通濾波器。
[0024]在上述的窄帶頻率信號發(fā)生器中，所述DSB調(diào)幅電路包括:
[0025]變壓器，其初級線圈兩端接收所述單頻正弦信號，其次級線圈兩端分別連接至第一二極管的正極以及第二二極管的負(fù)極，且該次級線圈中心抽頭并分別接收所述偽噪聲信號以及通過第一電容接地；
[0026]并聯(lián)在所述第一二極管兩端的第二電容；
[0027]并聯(lián)在所述第二二極管兩端的第三電容；
[0028]連接在所述第一二極管的負(fù)極以及第二二極管的正極之間的第一電阻；以及
[0029]串聯(lián)在所述第一二極管的負(fù)極以及第二二極管的正極之間的第二電阻和第三電阻，該第二電阻和第三電阻的相連端連接至所述第一電阻，并輸出所述窄帶頻率信號。
[0030]由于采用了上述的技術(shù)解決方案，本實用新型采用了基于噪聲與幅度調(diào)制的原理，通過在一塊FPGA芯片中集成傳統(tǒng)DDS芯片的核心部件，即相位累加器以及ROM(只讀存儲器)，并配合用于在芯片內(nèi)部產(chǎn)生時鐘信號的鎖相環(huán)，從而獲得偽噪聲信號幅度序列值以及單頻正弦信號幅度序列值，然后通過外置的兩路信號處理電路，分別對上述幅度序列值進(jìn)行數(shù)模轉(zhuǎn)換以及濾波處理，以獲得偽噪聲信號以及單頻正弦信號，最后以偽噪聲信號為調(diào)制信號，單頻正弦信號為載波信號，通過DSB調(diào)幅電路實現(xiàn)頻譜搬移，從而獲得所需的窄帶頻率信號，通過這種窄帶內(nèi)頻譜成分類似噪聲頻譜的信號來提高引出效率。本實用新型不僅有效提高了時鐘頻率，加快了系統(tǒng)響應(yīng)速度，并且如果要修改最終輸出的窄帶頻率信號的參數(shù)只需要一個時鐘周期即可，由此即可可靠性高且實時地更新輸出信號的參數(shù)。本實用新型結(jié)構(gòu)簡單、操作方便，有效地提高了系統(tǒng)的可靠性與穩(wěn)定性，并且大大降低了系統(tǒng)成本，同時，本實用新型產(chǎn)生的信號穩(wěn)定、雜散少；當(dāng)用于質(zhì)子加速器慢引出RFKO系統(tǒng)時可以有效地保證引出束流的穩(wěn)定性。
【附圖說明】
[0031 ]圖1是本實用新型一種窄帶頻率信號發(fā)生器的結(jié)構(gòu)框圖；
[0032]圖2是本實用新型中FPGA芯片的內(nèi)部結(jié)構(gòu)框圖；
[0033]圖3是本實用新型中DSB調(diào)幅電路的結(jié)構(gòu)不意圖；
[0034]圖4是本實用新型中偽噪聲信號、單頻正弦信號以及經(jīng)DSB調(diào)幅電路頻譜搬移后獲得的窄帶頻率信號的波形示意圖。
【具體實施方式】
[0035]下面結(jié)合附圖，給出本實用新型的較佳實施例，并予以詳細(xì)描述。
[0036]如圖1所示，本實用新型，即一種窄帶頻率信號發(fā)生器，其包括:FPGA芯片1、分別與FPGA芯片I連接的第一信號處理電路2和第二信號處理電路3，以及同時與第一信號處理電路2和第二信號處理電路3連接的DSB調(diào)幅電路4(即，抑制載波的雙邊帶調(diào)幅電路)。
[0037]具體來說，如圖2所示，F(xiàn)PGA芯片1(在本實施例中，采用FPGA Cyclone IV芯片)包括:
[0038]第一鎖相環(huán)ii(PLL I)，其接收外圍輸入(例如通過上位機(jī)10輸入)的帶寬參數(shù)，并輸出第一時鐘信號；
[0039]與第一鎖相環(huán)11連接的預(yù)存有偽噪聲信號幅度信息的第一ROM 12，其接收第一時鐘信號并輸出與其對應(yīng)的偽噪聲信號幅度序列值；
[0040]第二鎖相環(huán)13(PLL2)，其接收外圍輸入(例如通過上位機(jī)10輸入)的頻率參數(shù)，并輸出第二時鐘信號；
[0041]與第二鎖相環(huán)13連接的相位累加器14，其接收第二時鐘信號，并輸出對應(yīng)的單頻正弦信號相位序列值；以及
[0042]與相位累加器14連接的預(yù)存有正弦信號的相位幅度對應(yīng)信息的第二ROM 15，其接收單頻正弦信號相位序列值，并輸出與其對應(yīng)的單頻正弦信號幅度序列值。
[0043]如圖1所示，第一信號處理電路2具體包括:
[0044]與第一ROM 12連接的第一數(shù)模轉(zhuǎn)換器21，其接收偽噪