一種數(shù)據(jù)時鐘恢復(fù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及數(shù)據(jù)傳輸領(lǐng)域,更具體地,涉及一種數(shù)據(jù)時鐘恢復(fù)電路。
【背景技術(shù)】
[0002]在數(shù)字通信系統(tǒng)中,接收機(jī)一般需要一個基于接收數(shù)據(jù)的數(shù)據(jù)時鐘恢復(fù)電路,用于根據(jù)接收數(shù)據(jù)進(jìn)行時鐘恢復(fù),并以恢復(fù)時鐘為基準(zhǔn)對接收數(shù)據(jù)采樣,以保證接收數(shù)據(jù)的正確性。時鐘恢復(fù)電路在基于方波傳輸(如OOK調(diào)制)的可見光通信系統(tǒng)的應(yīng)用尤為廣泛。
[0003]一般的,如圖1、2、3所示,數(shù)據(jù)時鐘恢復(fù)電路(OTR)有以下幾種:1)基于邏輯芯片的數(shù)據(jù)時鐘恢復(fù)電路;2)基于PLL鎖相環(huán)芯片的數(shù)據(jù)時鐘恢復(fù)電路;3)基于專用芯片的數(shù)據(jù)時鐘恢復(fù)電路。
[0004]以上三種數(shù)據(jù)時鐘恢復(fù)電路的使用已比較成熟。但是,第2)種電路無法有效地對突發(fā)性數(shù)據(jù)進(jìn)行快速的時鐘恢復(fù)。而第I)種電路和第3)種電路雖然能對上述問題進(jìn)行解決,但其成本較高,同時第I)種電路還需要額外的邏輯開發(fā),增加了系統(tǒng)設(shè)計的復(fù)雜度,無法滿足低成本、低速數(shù)據(jù)系統(tǒng)的時鐘恢復(fù)需求。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型為解決以上現(xiàn)有技術(shù)的不足,提供了一種低成本、結(jié)構(gòu)簡單、適用于方波突發(fā)性數(shù)據(jù)傳輸?shù)臄?shù)據(jù)時鐘恢復(fù)電路。
[0006]為實(shí)現(xiàn)以上發(fā)明目的,采用的技術(shù)方案是:
[0007]—種數(shù)據(jù)時鐘恢復(fù)電路,包括反相器、第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路和恢復(fù)時鐘合成電路;
[0008]第一時鐘產(chǎn)生電路的輸入端與數(shù)據(jù)源接口連接,輸出端與恢復(fù)時鐘合成電路連接;
[0009]第二時鐘產(chǎn)生電路的輸入端通過反相器與數(shù)據(jù)源接口連接,輸出端與恢復(fù)時鐘合成電路連接。
[0010]上述方案中,數(shù)據(jù)信號經(jīng)數(shù)據(jù)源接口分為兩路:1) 一路接入第一時鐘產(chǎn)生電路,第一時鐘產(chǎn)生電路工作原理如下:在數(shù)據(jù)信號為高電平時,時鐘正常輸出,而在數(shù)據(jù)信號為低電平時,輸出為零;因此通過第一時鐘電路可產(chǎn)生數(shù)據(jù)信號為高電平時的恢復(fù)時鐘輸出Fclkh ;2)另一路經(jīng)反相后接入第二時鐘產(chǎn)生電路,第二時鐘產(chǎn)生電路的工作原理與第一時鐘產(chǎn)生電路相同,通過第二時鐘產(chǎn)生電路可產(chǎn)生數(shù)據(jù)信號為低電平時的恢復(fù)時鐘輸出Fclkl。Fclkh、Fclkl通過恢復(fù)時鐘合成電路,最終得到采樣頻率N (N>=2)倍于數(shù)據(jù)信號頻率的恢復(fù)時鐘Fclk,作為采樣時鐘,對數(shù)據(jù)信號進(jìn)行采樣。
[0011]優(yōu)選地,所述恢復(fù)電路還包括有時鐘源;
[0012]其中第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路均為可控制計數(shù)清零的計數(shù)器;兩個計數(shù)器的INA端均與時鐘源連接;
[0013]計數(shù)器的CLR端為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路的輸入端,計數(shù)器的QA端、QB端、QC端、QD端中任一均可為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路的輸出端。
[0014]優(yōu)選地,所述計數(shù)器為74HC393N芯片。
[0015]優(yōu)選地,所述第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路均為通用時基電路;
[0016]通用時基電路包括時基芯片、電阻R1、電阻R2和電容Cl ;其中時基芯片的VDD端通過電阻Rl與DIS端連接;DIS端通過電阻R2與TH端、TR#端連接;電容Cl的一端與TH端、TR#端連接,另一端接地;VSS端、CO端接地;
[0017]時基芯片的RESET端為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路的輸入端,OUT端為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路的輸出端。
[0018]優(yōu)選地,所述通用時基電路還包括有濾波電容C,時基芯片的CO端通過濾波電容C接地。
[0019]優(yōu)選地,所述時基芯片為NE555時基芯片。
[0020]優(yōu)選地,所述恢復(fù)時鐘合成電路為74HC86D芯片或74HC32D芯片。
[0021]與現(xiàn)有技術(shù)相比,本實(shí)用新型的有益效果是:
[0022]本實(shí)用新型提供的數(shù)據(jù)時鐘恢復(fù)電路在解決數(shù)據(jù)傳輸過程中時鐘恢復(fù)問題的同時,由于其制造成本較低,因此可以大幅度降低系統(tǒng)開發(fā)的成本。
【附圖說明】
[0023]圖1為基于邏輯芯片的數(shù)據(jù)時鐘恢復(fù)電路的結(jié)構(gòu)示意圖。
[0024]圖2為基于PLL鎖相環(huán)芯片的數(shù)據(jù)時鐘恢復(fù)電路的結(jié)構(gòu)示意圖。
[0025]圖3為基于專用芯片的數(shù)據(jù)時鐘恢復(fù)電路的結(jié)構(gòu)示意圖。
[0026]圖4為采用通用時基電路作為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路時恢復(fù)電路的結(jié)構(gòu)示意圖。
[0027]圖5為采用計數(shù)器作為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路時恢復(fù)電路的結(jié)構(gòu)示意圖。
[0028]圖6為在第一時鐘產(chǎn)生電路、反相器、第二時鐘產(chǎn)生電路、恢復(fù)時鐘合成電路的輸出端采集的信號時序圖。
[0029]圖7為采用通用時基電路作為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路時恢復(fù)電路的仿真實(shí)驗(yàn)結(jié)果圖。
[0030]圖8為采用計數(shù)器作為第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路時恢復(fù)電路的仿真實(shí)驗(yàn)結(jié)果圖。
【具體實(shí)施方式】
[0031]為了能夠更好地結(jié)合附圖對技術(shù)方案進(jìn)行闡述,首先對時基芯片的引腳進(jìn)行說明:
[0032]I:VSS2:TR# 3:0UT4:RESET#
[0033]5:C06:TH 7:DIS8:VDD
[0034]實(shí)施例1
[0035]本實(shí)用新型提供了一種數(shù)據(jù)時鐘恢復(fù)電路,如圖4、5所示,該電路包括反相器、第一時鐘產(chǎn)生電路、第二時鐘產(chǎn)生電路和恢復(fù)時鐘合成電路;第一時鐘產(chǎn)生電路的輸入端與數(shù)據(jù)源接口連接,輸出端與恢復(fù)時鐘合成電路連接;第二時鐘產(chǎn)生電路的輸入端通過反相器與數(shù)據(jù)源接口連接,輸出端與恢復(fù)時鐘合成電路連接。為方便描述,第一時鐘產(chǎn)生電路、反相器、第二時鐘產(chǎn)生電路和恢復(fù)時鐘合成電路可分別用a、b、C、d表不。
[0036]上述方案中,數(shù)據(jù)信號經(jīng)數(shù)據(jù)源接口分為兩路:1) 一路接入第一時鐘產(chǎn)生電路,第一時鐘產(chǎn)生電路工作原理如下:在數(shù)據(jù)信號為高電平時,時鐘正常輸出,而在數(shù)據(jù)信號為低電平時,輸出為零;因此通過第一時鐘電路可產(chǎn)生數(shù)據(jù)信號為高電平時的恢復(fù)時鐘輸出Fclkh ;2)另一路經(jīng)反相后接入第二時鐘產(chǎn)生電路,第二時鐘產(chǎn)生電路的工作原理與第一時鐘產(chǎn)生電路相同,通過第二時鐘產(chǎn)生電路可產(chǎn)生數(shù)