”、“一個實(shí)施例”、或者“一些實(shí)施例”不一定都是指相同的實(shí)施例。如果說明書提到“可以”、“可能”包括部件、特征、構(gòu)造，或者特性，不需要一定包括該特定部件、特征、構(gòu)造、或者特性。如果說明書或者權(quán)利要求提到“一個”元件，不一定意味著僅有一個元件。如果說明書或者權(quán)利要求提到“額外的”元件，那么不排除有多于一個額外的元件。
[0068]此外，在一個或多個實(shí)施例中特定的特征、構(gòu)造、功能或者特性可以以任何適當(dāng)?shù)姆绞浇M合。例如，在與兩個實(shí)施例相關(guān)聯(lián)的特定特征、構(gòu)造、功能、或者特性不互相排斥的任何位置，第一實(shí)施例可以與第二實(shí)施例組合。
[0069]雖然本公開已結(jié)合其具體實(shí)施例進(jìn)行了描述，但對于本領(lǐng)域普通技術(shù)人員鑒于上述描述，這樣的實(shí)施例的很多替代、修改和變化將是明顯的。本公開的實(shí)施例旨在覆蓋所有這樣的替代、修改和變化，視為落入所附的權(quán)利要求的寬泛的范圍內(nèi)。
[0070]此外，為了示出和討論的簡潔起見并不使本公開模糊，到集成電路(IC)芯片和其他部件的周知的功率/接地連接可能或者可能沒有示出在呈現(xiàn)的圖中。此外，為了避免使本公開模糊，另外鑒于相對于這樣的框圖布置的實(shí)現(xiàn)的細(xì)節(jié)高度依賴于本公開要實(shí)現(xiàn)的平臺，即這樣的細(xì)節(jié)應(yīng)該是在本領(lǐng)域的技術(shù)人員的掌握范圍內(nèi)這一事實(shí)，布置可以以框圖形式示出。記載了特定細(xì)節(jié)(例如電路)用來描述本公開的示例實(shí)施例，但對本領(lǐng)域的技術(shù)人員明顯的是，本公開能夠沒有這些具體細(xì)節(jié)，或者借助這些具體細(xì)節(jié)的變化物而付諸實(shí)踐。因此，描述被視為是示例性，而非限制性的。
[0071]下面的示例涉及其他實(shí)施例。示例中的細(xì)節(jié)可以使用在一個或多個實(shí)施例中的任何位置。本文描述的裝置的所有可選的特征還可以相對于方法或者處理實(shí)現(xiàn)。
[0072]例如，在一個實(shí)施例中，裝置包括:多個邏輯單元，布置在環(huán)中，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至來自多個邏輯單元的邏輯單元的至少兩個輸出端子的輸入節(jié)點(diǎn)；以及耦合至多個邏輯單元的輸出端子的多個鎖存單
J L ο
[0073]在一個實(shí)施例中，多個邏輯單元包括第二多個輸入邏輯單元，其具有耦合至來自多個邏輯單元的邏輯單元的輸出端子和控制信號的輸入節(jié)點(diǎn)。在一個實(shí)施例中，控制信號選擇分頻器比。在一個實(shí)施例中，第一多個輸入邏輯單元和第二多個輸入邏輯單元至少包括:時(shí)鐘門控與非門、或者時(shí)鐘門控或非門中的一個。在一個實(shí)施例中，至少兩個輸出端子來自來自多個邏輯單元的不同邏輯單元。在一個實(shí)施例中，每個邏輯單元可操作來將其在其輸入處接收的數(shù)據(jù)反轉(zhuǎn)。
[0074]在一個實(shí)施例中，來自多個邏輯單元的每個邏輯單元在相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收互補(bǔ)時(shí)鐘信號。在一個實(shí)施例中，互補(bǔ)時(shí)鐘信號直接地或者間接地從振蕩器產(chǎn)生。在一個實(shí)施例中，來自多個邏輯單元的連續(xù)邏輯單元在相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收交替互補(bǔ)時(shí)鐘信號。
[0075]在一個實(shí)施例中，來自多個鎖存單元的每個鎖存單元包括一對背靠背耦合的逆變器。在一個實(shí)施例中，裝置還包括sigma-delta調(diào)制器，以產(chǎn)生由來自多個邏輯單元的至少一個邏輯單元接收的輸出信號。在一個實(shí)施例中，裝置還包括或非門或者與非門中的一個，以接收多個邏輯單元的輸出，以產(chǎn)生實(shí)質(zhì)上50%的占空比信號。
[0076]在另一個示例中，分頻器包括:多個邏輯單元，布置在環(huán)中，包括:門控逆變器；門控與非門；以及門控或非門；以及耦合至多個邏輯單元中一些的輸出的多個鎖存單元。在一個實(shí)施例中，門控與非門接收門控逆變器的輸出和另一個門控與非門的輸出。在一個實(shí)施例中，門控或非門接收門控逆變器的輸出和另一個門控或非門的輸出。在一個實(shí)施例中，門控逆變器、與非門、以及或非門在其相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收互補(bǔ)時(shí)鐘信號。在一個實(shí)施例中，多個鎖存單元包括背靠背耦合的逆變器。
[0077]在另一個示例中，系統(tǒng)包括:存儲器(例如DRAM、SRAM);耦合至存儲器的處理器，所述處理器具有的分頻器包括:多個邏輯單元，布置在環(huán)中，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至來至少兩個輸出端子的輸入節(jié)點(diǎn)；以及耦合至邏輯單元的輸出端子的多個鎖存單元；以及無線接口，以允許處理器與另一個設(shè)備通信。在一個實(shí)施例中，系統(tǒng)還包括顯示單元。在一個實(shí)施例中，分頻器是時(shí)鐘產(chǎn)生系統(tǒng)的部分。在一個實(shí)施例中，多個邏輯單元包括第二多個輸入邏輯單元，其具有耦合至來自多個邏輯單元的邏輯單元的輸出和控制信號的輸入節(jié)點(diǎn)。
[0078]提供的摘要允許讀者確定技術(shù)公開的本質(zhì)和主旨。提交的摘要應(yīng)被理解為其將不被用于限制權(quán)利要求的范圍或者含義。所附的權(quán)利要求特此合并至【具體實(shí)施方式】，每個權(quán)利要求其自身作為分離的實(shí)施例。
【主權(quán)項(xiàng)】
1.一種裝置，包括: 多個邏輯單元，其布置在環(huán)中，其中，來自所述多個邏輯單元的每個邏輯單元的輸出端子耦合至來自所述多個邏輯單元的下個邏輯單元的輸入端子，其中，所述多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至來自所述多個邏輯單元的邏輯單元的至少兩個輸出端子的輸入節(jié)點(diǎn)；以及 耦合至所述多個邏輯單元的所述輸出端子的多個鎖存單元。2.如權(quán)利要求1所述的裝置，其中，所述多個邏輯單元包括第二多個輸入邏輯單元，其具有耦合至來自所述多個邏輯單元的邏輯單元的輸出端子和控制信號的輸入節(jié)點(diǎn)。3.如權(quán)利要求2所述的裝置，其中，所述控制信號選擇分頻器比。4.如權(quán)利要求2所述的裝置，其中，所述第一多個輸入邏輯單元和所述第二多個輸入邏輯單元包括以下中的至少一個: 時(shí)鐘門控與非門，或者 時(shí)鐘門控或非門。5.如權(quán)利要求1所述的裝置，其中，所述至少兩個輸出端子來自來自所述多個邏輯單元的不同邏輯單元。6.如權(quán)利要求1所述的裝置，其中，每個邏輯單元可操作來將其在其輸入處接收的數(shù)據(jù)反轉(zhuǎn)。7.如權(quán)利要求1所述的裝置，其中，來自所述多個邏輯單元的每個邏輯單元在相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收互補(bǔ)時(shí)鐘信號。8.如權(quán)利要求1所述的裝置，其中，所述互補(bǔ)時(shí)鐘信號直接地或者間接地從振蕩器產(chǎn)生。9.如權(quán)利要求1所述的裝置，其中，來自所述多個邏輯單元的連續(xù)邏輯單元在相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收交替互補(bǔ)時(shí)鐘信號。10.如權(quán)利要求1所述的裝置，其中，來自所述多個鎖存單元的每個鎖存單元包括一對背靠背耦合的逆變器。11.如權(quán)利要求1所述的裝置，還包括Sigma-delta調(diào)制器，以產(chǎn)生由來自所述多個邏輯單元的至少一個邏輯單元接收的輸出信號。12.如權(quán)利要求1所述的裝置，還包括或非門或者與非門中的一個，以接收所述多個邏輯單元的輸出，從而產(chǎn)生實(shí)質(zhì)上50 %的占空比信號。13.一種分頻器，包括: 多個邏輯單元，其布置在環(huán)中，包括: 門控逆變器； 門控與非門；以及 門控或非門；以及 耦合至所述多個邏輯單元中一些的輸出的多個鎖存單元。14.如權(quán)利要求13所述的分頻器，其中，所述門控與非門接收所述門控逆變器的輸出和另一個門控與非門的輸出。15.如權(quán)利要求13所述的分頻器，其中，所述門控或非門接收所述門控逆變器的輸出和另一個門控或非門的輸出。16.如權(quán)利要求13所述的分頻器，其中，所述門控逆變器、與非門、以及或非門在其相應(yīng)的第一時(shí)鐘端子和第二時(shí)鐘端子處接收互補(bǔ)時(shí)鐘信號。17.如權(quán)利要求13所述的分頻器，其中，所述多個鎖存單元包括背靠背耦合的逆變器。18.—種系統(tǒng)，包括: 存儲器； 耦合至所述存儲器的處理器，所述處理器具有的分頻器包括: 多個邏輯單元，其布置在環(huán)中，其中，來自所述多個邏輯單元的每個邏輯單元的輸出端子耦合至來自所述多個邏輯單元的下個邏輯單元的輸入端子，其中，所述多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至至少兩個輸出端子的輸入節(jié)點(diǎn)；以及耦合至所述邏輯單元的輸出端子的多個鎖存單元；以及無線接口，以允許所述處理器與另一個設(shè)備通信。19.如權(quán)利要求18所述的系統(tǒng)，還包括顯示單元。20.如權(quán)利要求18所述的系統(tǒng)，其中，所述分頻器是時(shí)鐘產(chǎn)生系統(tǒng)的部分。21.如權(quán)利要求18所述的系統(tǒng)，其中，所述多個邏輯單元包括第二多個輸入邏輯單元，其具有耦合至來自所述多個邏輯單元的邏輯單元的輸出和控制信號的輸入節(jié)點(diǎn)。
【專利摘要】描述的裝置包括多個邏輯單元，布置在環(huán)中，其中，來自多個邏輯單元的每個邏輯單元的輸出端子耦合至來自多個邏輯單元的下個邏輯單元的輸入端子，其中，多個邏輯單元包括第一多個輸入邏輯單元，其具有耦合至來自多個邏輯單元的至少兩個輸出端子的輸入節(jié)點(diǎn)；以及耦合至多個邏輯單元的輸出端子的多個鎖存單元。
【IPC分類】H03K21/02, H03K23/68
【公開號】CN105122649
【申請?zhí)枴緾N201380016444
【發(fā)明人】李勝高
【申請人】英特爾公司
【公開日】2015年12月2日
【申請日】2013年6月11日
【公告號】US8981822, US20140079177, WO2014042725A2