一種提高adc采樣精度的電路結(jié)構(gòu)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路技術(shù)領(lǐng)域，涉及一種提高ADC采樣精度的電路結(jié)構(gòu)及方法。
【背景技術(shù)】
[0002]模數(shù)轉(zhuǎn)換器(ADC)目前在各個(gè)領(lǐng)域有著廣泛的運(yùn)用。模數(shù)轉(zhuǎn)換器作為常用的電子裝置，其作用是將模擬電路中的采集量進(jìn)行轉(zhuǎn)換并發(fā)送至數(shù)字電路的處理器中進(jìn)行處理與分析，其工作原理是將模擬電壓與數(shù)字信號(hào)進(jìn)行對(duì)應(yīng)，根據(jù)采集電壓與參考電壓基準(zhǔn)的差值關(guān)系，以確定對(duì)應(yīng)的數(shù)字量，ADC精度的提高是ADC研究中的重點(diǎn)，有很多研究集中在ADC本身的結(jié)構(gòu)創(chuàng)新和算法創(chuàng)新，也有部分研究著力于ADC外部電路的創(chuàng)新來提高其精度。對(duì)于一款A(yù)DC，當(dāng)采樣點(diǎn)幅值越接近于參考電壓的時(shí)候，相對(duì)誤差較小，但是采樣點(diǎn)幅值遠(yuǎn)小于參考電壓的時(shí)候，相對(duì)誤差會(huì)越來越大。如果輸入信號(hào)是一正弦信號(hào)，從最高點(diǎn)到最低點(diǎn)期間采樣點(diǎn)幅值在慢慢變小，相對(duì)誤差有變大的趨勢(shì)，如何通過外部電路創(chuàng)新有效的改善這一問題來提高ADC的精度，有著較大的研究意義和運(yùn)用價(jià)值。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種提高ADC采樣精度的電路結(jié)構(gòu)及方法，該裝置及方法能夠提高ADC采樣精度。
[0004]為達(dá)到上述目的，本發(fā)明所述的提高ADC采樣精度的電路結(jié)構(gòu)，其特征在于，包括信號(hào)輸入端、1dB衰減模塊、二選一控制開關(guān)、ADC、第一 20dB增益模塊、第二 20dB增益模塊、第三20dB增益模塊、四選一控制開關(guān)及FPGA ;
[0005]信號(hào)輸入端與1dB衰減模塊的輸入端及二選一控制開關(guān)的第一個(gè)輸入端相連接，1dB衰減模塊的輸出端與二選一控制開關(guān)的第二個(gè)輸入端相連接，二選一控制開關(guān)的輸出端與第一 20dB增益模塊的輸入端及四選一控制開關(guān)的第一個(gè)輸入端相連接，第一20dB增益模塊的輸出端與第二 20dB增益模塊的輸入端及四選一控制開關(guān)的第二個(gè)輸入端相連接，第二 20dB增益模塊的輸出端與四選一控制開關(guān)的第三個(gè)輸入端及第三20dB增益模塊的輸入端相連接，第三20dB增益模塊的輸出端與四選一控制開關(guān)的第四個(gè)輸入端相連接，四選一控制開關(guān)的輸出端與ADC的輸入端相連接，ADC的輸出端與FPGA的輸入端相連接，F(xiàn)PGA的輸出端與二選一控制開關(guān)的控制信號(hào)輸入端及四選一控制開關(guān)的控制信號(hào)輸入端相連接。
[0006]FPGA通過控制二選一控制開關(guān)及四選一控制開關(guān)使原始信號(hào)產(chǎn)生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB以及60dB總共8個(gè)檔位的增益。
[0007]FPGA的輸出端還連接有存儲(chǔ)器。
[0008]本發(fā)明所述的提高ADC采樣精度的方法包括以下步驟:
[0009]I)初始化FPGA，F(xiàn)PGA控制二選一控制開關(guān)及四選一控制開關(guān)，使四選一控制開關(guān)輸出第一個(gè)采樣點(diǎn)采集的原始信號(hào)，ADC獲取第一個(gè)采樣點(diǎn)采集的原始信號(hào)，并將所述第一個(gè)采樣點(diǎn)采集的原始信號(hào)轉(zhuǎn)發(fā)至FPGA中，F(xiàn)PGA輸出所述第一個(gè)采樣點(diǎn)采集的原始信號(hào)，并獲取第一個(gè)采樣采集點(diǎn)的原始信號(hào)的幅值；
[0010]2)設(shè)ADC的參考電壓范圍為-Vref?Vrefj^ADC的參考電壓范圍劃分為八個(gè)數(shù)據(jù)區(qū)間，八個(gè)數(shù)據(jù)區(qū)間分別對(duì)應(yīng)八個(gè)8個(gè)檔位的增益；
[0011]3)在當(dāng)前采樣點(diǎn)采集原始信號(hào)的過程中，F(xiàn)PGA判斷上一個(gè)采樣點(diǎn)采集的原始信號(hào)的幅值所屬的數(shù)據(jù)區(qū)間，并根據(jù)上一個(gè)采樣點(diǎn)采集的原始信號(hào)的幅值所屬數(shù)據(jù)區(qū)間對(duì)應(yīng)檔位的增益產(chǎn)生第一控制信號(hào)及第二控制信號(hào)，二選一控制開關(guān)及四選一控制開關(guān)根據(jù)所述第一控制信號(hào)及第二控制信號(hào)使二選一控制開關(guān)及四選一控制開關(guān)對(duì)原始信號(hào)的增益為上一個(gè)采樣點(diǎn)采集的原始信號(hào)的幅值對(duì)應(yīng)檔位的增益，當(dāng)前采樣點(diǎn)采集的原始信號(hào)經(jīng)二選一控制開關(guān)、四選一控制開關(guān)及ADC后輸入至FPGA中，F(xiàn)PGA將接收到的信號(hào)還原為當(dāng)前采樣點(diǎn)采集的原始信號(hào)，并輸出所述當(dāng)前采樣點(diǎn)采集的原始信號(hào)，同時(shí)獲取當(dāng)前采樣點(diǎn)采集的原始信號(hào)的幅值；
[0012]4)重復(fù)步驟3)，直至所述信號(hào)采集完成為止。
[0013]所述八個(gè)數(shù)據(jù)區(qū)間依次為V < -Vref或V > Vref、-Vref ^ V < -0.3Vref或0.3Vref < V 彡 Vref、-0.3Vref 彡 V < -0.1Vref 或 0.1Vref < V 彡 0.3Vref、_0.1Vref 彡 V
<-0.03Vref 或 0.03Vref < V ^ 0.1Vref^ -0.03Vref ^ V < -0.0lVref或 0.0lVref < V 彡 0.03Vref^ -0.0lVref 彡 V < -0.003Vref 或 0.003Vref
<V ^ 0.0lVref、-0.003Vref ^ V < -0.0OlVref 或 0.0OlVref < V ^ 0.003Vref、以及-0.0OlVref ^ V < -0.0003Vref 或 0.0003Vref < V ^ 0.0OlVref0
[0014]ADC的采樣率為24.8M。
[0015]本發(fā)明具有以下有益效果:
[0016]本發(fā)明所述的提高ADC采樣精度的電路結(jié)構(gòu)及方法在采樣的過程中，信號(hào)輸入端分為兩路，其中，一路直接進(jìn)入到二選一控制開關(guān)中，另一路經(jīng)1dB衰減模塊進(jìn)入到二選一控制開關(guān)中，可以先進(jìn)行原始信號(hào)的1dB衰減，增加了 ADC的采集范圍，然后結(jié)合后面的3個(gè)20dB增益模塊，從而實(shí)現(xiàn)原始信號(hào)的八個(gè)檔位可選增益控制，在ADC采集信號(hào)的過程中，本發(fā)明通過FPGA根據(jù)上一個(gè)采樣點(diǎn)采集的原始信號(hào)的幅值調(diào)節(jié)增益的檔位，使四選一控制開關(guān)輸出的信號(hào)的幅值保持在ADC理想采樣區(qū)間，從而有效的提高ADC的采樣精度，同時(shí)有效的促進(jìn)低位高速ADC的有效使用，然后再經(jīng)過FPGA將處理后的信號(hào)還原為原始信號(hào)，并輸出所述原始信號(hào)，實(shí)現(xiàn)原始信號(hào)的采樣。
【附圖說明】
[0017]圖1為本發(fā)明的電路原理圖；
[0018]圖2為本發(fā)明中控制流程圖。
[0019]其中，I為1dB衰減模塊、2為二選一控制開關(guān)、3為第一 20dB增益模塊、4為第二20dB增益模塊、5為第三20dB增益模塊、6為四選一控制開關(guān)、7為ADC、8為FPGA、9為存儲(chǔ)器。
【具體實(shí)施方式】
[0020]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述:
[0021]參考圖1，本發(fā)明所述的提高ADC采樣精度的電路結(jié)構(gòu)包括信號(hào)輸入端、1dB衰減模塊1、二選一控制開關(guān)2、ADC7、第一 20dB增益模塊3、第二 20dB增益模塊4、第三20dB增益模塊5、四選一控制開關(guān)6及FPGA8 ;信號(hào)輸入端與1dB衰減模塊I的輸入端及二選一控制開關(guān)2的第一個(gè)輸入端相連接，1dB衰減模塊I的輸出端與二選一控制開關(guān)2的第二個(gè)輸入端相連接，二選一控制開關(guān)2的輸出端與第一 20dB增益模塊3的輸入端及四選一控制開關(guān)6的第一個(gè)輸入端相連接，第一 20dB增益模塊3的輸出端與第二 20dB增益模塊4的輸入端及四選一控制開關(guān)6的第二個(gè)輸入端相連接，第二 20dB增益模塊4的輸出端與四選一控制開關(guān)6的第三個(gè)輸入端及第三20dB增益模塊5的輸入端相連接，第三20dB增益模塊5的輸出端與四選一控制開關(guān)6的第四個(gè)輸入端相連接，四選一控制開關(guān)6的輸出端與ADC7的輸入端相連接，ADC7的輸出端與FPGA8的輸入端相連接，F(xiàn)PGA8的輸出端與二選一控制開關(guān)2的控制信號(hào)輸入端及四選一控制開關(guān)6的控制信號(hào)輸入端相連接。
[0022]需要說明的是，F(xiàn)PGA8通過控制二選一控制開關(guān)2及四選一控制開關(guān)6使原始信號(hào)產(chǎn)生了 -10dB、0dB、10dB、20dB、30dB、40dB、50dB 以及 60dB 總共 8 個(gè)檔位的增益，F(xiàn)PGA8 的輸出端還連接有存儲(chǔ)器9。
[0023]參考圖2，本發(fā)明所述的提高ADC采樣精度的方法包括以下步驟:
[0024]I)初始化FPGA8，F(xiàn)PGA8控制二選一控制開關(guān)2及四選一控制開關(guān)6，使四選一控制開關(guān)6輸出第一個(gè)采樣點(diǎn)采集的原始信號(hào)，ADC7獲取第一個(gè)采樣點(diǎn)采集的原始信號(hào)，并將所述第一個(gè)采樣點(diǎn)采集的原始信號(hào)轉(zhuǎn)發(fā)至FPGA8中，F(xiàn)PGA8輸出所述第一個(gè)采樣點(diǎn)采集的原始信號(hào)，并獲取第一個(gè)采樣采集點(diǎn)的原始信號(hào)的幅值；
[0025]2)設(shè)ADC7的參考電壓范圍為-Vref?Vref，將ADC7的參考電壓范圍劃分為八個(gè)數(shù)據(jù)區(qū)間，八個(gè)數(shù)據(jù)區(qū)間分別對(duì)應(yīng)八個(gè)8個(gè)檔位的增益；
[0026]3)在當(dāng)前采樣點(diǎn)采集原始信號(hào)的過程中，F(xiàn)PG