低功率內(nèi)部時(shí)鐘門控單元和方法
【專利說明】低功率內(nèi)部時(shí)鐘門控單元和方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2013年12月10日提交的美國臨時(shí)專利申請第61/913，986號(hào)的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及低功率內(nèi)部時(shí)鐘門控單元和方法。
【背景技術(shù)】
[0004]公開的電路和方法涉及集成電路。更具體地，公開的電路和方法涉及用于集成電路的時(shí)鐘門控單元。時(shí)鐘門控單元通常包括在許多片上系統(tǒng)(“S0C”)結(jié)構(gòu)中，以降低系統(tǒng)消耗的電量。然而，許多傳統(tǒng)的時(shí)鐘門控單元效率低且它們本身消耗相當(dāng)大的功率。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中的問題，本發(fā)明提供了一種電路，包括:時(shí)鐘觸發(fā)塊，配置為接收時(shí)鐘信號(hào)；以及邏輯電路，配置為基于所述邏輯電路處接收的使能信號(hào)的邏輯電平而將信號(hào)輸出至所述時(shí)鐘觸發(fā)塊；其中，所述時(shí)鐘觸發(fā)塊配置為響應(yīng)于所述時(shí)鐘信號(hào)和從所述邏輯電路接收的信號(hào)而輸出輸出信號(hào)。
[0006]在上述電路中，其中，所述時(shí)鐘觸發(fā)塊包括具有第一輸入端和第二輸入端的邏輯門，所述第一輸入端配置為接收所述時(shí)鐘信號(hào)，并且所述第二輸入端配置為接收從所述邏輯電路輸出的信號(hào)。
[0007]在上述電路中，其中，所述時(shí)鐘觸發(fā)塊包括具有第一輸入端和第二輸入端的邏輯門，所述第一輸入端配置為接收所述時(shí)鐘信號(hào)，并且所述第二輸入端配置為接收從所述邏輯電路輸出的信號(hào)；其中，邏輯塊包括AND-OR-反相邏輯和OR-AND-反相邏輯中的一種。
[0008]在上述電路中，其中，所述時(shí)鐘觸發(fā)塊包括具有第一輸入端和第二輸入端的邏輯門，所述第一輸入端配置為接收所述時(shí)鐘信號(hào)，并且所述第二輸入端配置為接收從所述邏輯電路輸出的信號(hào)；其中，所述邏輯門包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平，第三輸入端，配置為接收所述時(shí)鐘信號(hào)，以及第四輸入端，連接至反相器的輸出端。
[0009]在上述電路中，其中，所述時(shí)鐘觸發(fā)塊包括具有第一輸入端和第二輸入端的邏輯門，所述第一輸入端配置為接收所述時(shí)鐘信號(hào)，并且所述第二輸入端配置為接收從所述邏輯電路輸出的信號(hào)；其中，所述邏輯門包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平，第三輸入端，配置為接收所述時(shí)鐘信號(hào)，以及第四輸入端，連接至反相器的輸出端；其中，所述反相器的輸入端連接至所述邏輯電路的輸出端。
[0010]在上述電路中，還包括連接至所述時(shí)鐘觸發(fā)塊的相適應(yīng)塊。
[0011]在上述電路中，還包括連接至所述時(shí)鐘觸發(fā)塊的相適應(yīng)塊；其中，所述相適應(yīng)塊包括配置為使所述輸出信號(hào)反相的反相器。
[0012]在上述電路中，其中，所述電路包括多個(gè)有源器件，并且當(dāng)所述電路未啟用時(shí)，少于一半的多個(gè)有源器件響應(yīng)于所述時(shí)鐘信號(hào)而進(jìn)行切換。
[0013]在上述電路中，其中，在所述邏輯電路處接收的所述使能信號(hào)的邏輯電平是從具有至少兩個(gè)輸入端的邏輯門接收的。
[0014]根據(jù)本發(fā)明的另一個(gè)方面，提供了一種時(shí)鐘門單元，包括:時(shí)鐘觸發(fā)塊，配置為接收第一振蕩時(shí)鐘信號(hào)；條件保持器塊，配置為基于使能信號(hào)的邏輯電平和所述第一振蕩時(shí)鐘信號(hào)而將信號(hào)輸出至所述時(shí)鐘觸發(fā)塊；以及相適應(yīng)塊，連接至所述時(shí)鐘觸發(fā)塊的輸出端，其中，所述時(shí)鐘觸發(fā)塊配置為響應(yīng)于所述第一振蕩時(shí)鐘信號(hào)和從邏輯電路接收的信號(hào)而將第二振蕩時(shí)鐘信號(hào)輸出至所述相適應(yīng)塊。
[0015]在上述時(shí)鐘門單元中，其中:所述時(shí)鐘觸發(fā)塊包括邏輯門，所述邏輯門具有配置為接收所述第一振蕩時(shí)鐘信號(hào)的第一輸入端和配置為接收從所述邏輯電路輸出的信號(hào)的第二輸入端，以及所述相適應(yīng)塊包括配置為使所述第二振蕩時(shí)鐘信號(hào)反相的反相器。
[0016]在上述時(shí)鐘門單元中，其中:所述時(shí)鐘觸發(fā)塊包括邏輯門，所述邏輯門具有配置為接收所述第一振蕩時(shí)鐘信號(hào)的第一輸入端和配置為接收從所述邏輯電路輸出的信號(hào)的第二輸入端，以及所述相適應(yīng)塊包括配置為使所述第二振蕩時(shí)鐘信號(hào)反相的反相器；其中，所述條件保持器塊包括邏輯電路，所述邏輯電路包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的所述邏輯門的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平的信號(hào)指示，第三輸入端，配置為接收所述第一振蕩時(shí)鐘信號(hào)，以及第四輸入端，連接至第二反相器的輸出端。
[0017]在上述時(shí)鐘門單元中，其中:所述時(shí)鐘觸發(fā)塊包括邏輯門，所述邏輯門具有配置為接收所述第一振蕩時(shí)鐘信號(hào)的第一輸入端和配置為接收從所述邏輯電路輸出的信號(hào)的第二輸入端，以及所述相適應(yīng)塊包括配置為使所述第二振蕩時(shí)鐘信號(hào)反相的反相器；其中，所述條件保持器塊包括邏輯電路，所述邏輯電路包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的所述邏輯門的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平的信號(hào)指示，第三輸入端，配置為接收所述第一振蕩時(shí)鐘信號(hào)，以及第四輸入端，連接至第二反相器的輸出端；其中，所述第二反相器的輸入端連接至所述邏輯電路的輸出端。
[0018]在上述時(shí)鐘門單元中，其中:所述時(shí)鐘觸發(fā)塊包括邏輯門，所述邏輯門具有配置為接收所述第一振蕩時(shí)鐘信號(hào)的第一輸入端和配置為接收從所述邏輯電路輸出的信號(hào)的第二輸入端，以及所述相適應(yīng)塊包括配置為使所述第二振蕩時(shí)鐘信號(hào)反相的反相器；其中，所述條件保持器塊包括邏輯電路，所述邏輯電路包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的所述邏輯門的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平的信號(hào)指示，第三輸入端，配置為接收所述第一振蕩時(shí)鐘信號(hào)，以及第四輸入端，連接至第二反相器的輸出端；其中，所述條件保持器塊的所述邏輯電路連接至第二邏輯門的輸出端，所述第二邏輯門在所述第二邏輯門的輸入端處接收所述使能信號(hào)。
[0019]在上述時(shí)鐘門單元中，其中:所述時(shí)鐘觸發(fā)塊包括邏輯門，所述邏輯門具有配置為接收所述第一振蕩時(shí)鐘信號(hào)的第一輸入端和配置為接收從所述邏輯電路輸出的信號(hào)的第二輸入端，以及所述相適應(yīng)塊包括配置為使所述第二振蕩時(shí)鐘信號(hào)反相的反相器；其中，所述條件保持器塊包括邏輯電路，所述邏輯電路包括:第一輸入端，連接至所述時(shí)鐘觸發(fā)塊的所述邏輯門的輸出端，第二輸入端，配置為接收所述使能信號(hào)的邏輯電平的信號(hào)指示，第三輸入端，配置為接收所述第一振蕩時(shí)鐘信號(hào)，以及第四輸入端，連接至第二反相器的輸出端；其中，所述邏輯電路包括AND-OR-反相電路和OR-AND-反相電路中的一種。
[0020]在上述時(shí)鐘門單元中，其中，所述時(shí)鐘門單元包括多個(gè)有源器件，并且當(dāng)所述時(shí)鐘門單元未啟用時(shí)，少于一半的所述多個(gè)有源器件響應(yīng)于所述第一振蕩時(shí)鐘信號(hào)而進(jìn)行切換。
[0021]根據(jù)本發(fā)明的又個(gè)一個(gè)方面，提供了一種方法，包括:在時(shí)鐘門單元處接收第一時(shí)鐘信號(hào)；以及禁用包括多個(gè)有源器件的時(shí)鐘門單元，從而使得少于一半的所述多個(gè)有源器件響應(yīng)于所述第一時(shí)鐘信號(hào)而進(jìn)行切換。
[0022]在上述方法中，其中，所述時(shí)鐘門單元包括:時(shí)鐘觸發(fā)塊，配置為接收所述第一時(shí)鐘信號(hào)；以及條件保持器塊，配置為基于使能信號(hào)的邏輯電平和所述第一時(shí)鐘信號(hào)而將信號(hào)輸出至所述時(shí)鐘觸發(fā)塊。
[0023]在上述方法中，其中，所述時(shí)鐘門單元包括:時(shí)鐘觸發(fā)塊，配置為接收所述第一時(shí)鐘信號(hào)；以及條件保持器塊，配置為基于使能信號(hào)的邏輯電平和所述第一時(shí)鐘信號(hào)而將信號(hào)輸出至所述時(shí)鐘觸發(fā)塊；還包括啟用所述時(shí)鐘門單元，從而使得所述時(shí)鐘門單元輸出第