具有喚醒電路的計(jì)算器系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種具有喚醒電路的計(jì)算器系統(tǒng)，具體涉及一種計(jì)算器系統(tǒng)經(jīng)延遲時(shí)間區(qū)間自喚醒狀態(tài)轉(zhuǎn)換至上電狀態(tài)的具有喚醒電路的計(jì)算器系統(tǒng)。
【背景技術(shù)】
[0002]隨著科技日新月異的進(jìn)步，網(wǎng)絡(luò)的發(fā)達(dá)已使各種電子裝置充斥著人們的生活，而建構(gòu)網(wǎng)絡(luò)所需的設(shè)備為如計(jì)算器系統(tǒng)的服務(wù)器，其中，現(xiàn)有的計(jì)算器系統(tǒng)自睡眠狀態(tài)轉(zhuǎn)換至喚醒狀態(tài)后，待喚醒裝置需喚醒才可使計(jì)算器系統(tǒng)確實(shí)上電工作，然而，喚醒待喚醒裝置的必備條件是需要經(jīng)一延遲時(shí)間，當(dāng)計(jì)算器系統(tǒng)內(nèi)設(shè)計(jì)的電路未達(dá)該延遲時(shí)間而觸發(fā)喚醒待喚醒裝置時(shí)，待喚醒裝置會(huì)無(wú)法被喚醒而致使計(jì)算器系統(tǒng)無(wú)法正常上電工作，而現(xiàn)有的計(jì)算器系統(tǒng)內(nèi)所設(shè)計(jì)的電路一般都無(wú)法確?？蛇_(dá)延遲時(shí)間的此一喚醒條件，因此，現(xiàn)有技術(shù)仍具有改善空間。

【發(fā)明內(nèi)容】

[0003]有鑒于計(jì)算器系統(tǒng)中的電路無(wú)法確?？蛇_(dá)延遲時(shí)間而喚醒待喚醒裝置，普遍具有無(wú)法穩(wěn)定上電工作的問(wèn)題。緣此，本發(fā)明主要是提供一種具有喚醒電路的計(jì)算器系統(tǒng)，主要是通過(guò)喚醒電路內(nèi)的延遲電路確保計(jì)算器系統(tǒng)經(jīng)延遲時(shí)間區(qū)間喚醒待喚醒裝置，以解決上述的問(wèn)題。
[0004]基于上述目的，本發(fā)明所采用的主要技術(shù)手段是提供一種具有喚醒電路的計(jì)算器系統(tǒng)，所述計(jì)算器系統(tǒng)包含一重置裝置、一喚醒電路以及一待喚醒裝置，重置裝置發(fā)送出一喚醒信號(hào)，喚醒電路包含一第一反相邏輯電路、一延遲電路、一與門電路以及一第二反相邏輯電路。第一反相邏輯電路為電性連接于重置裝置，延遲電路為電性連接于第一反相邏輯電路，與門電路為電性連接于第一反相邏輯電路與延遲電路，第二反相邏輯電路為電性連接于與門電路，待喚醒裝置為電性連接于第二反相邏輯電路。其中，第一反相邏輯電路接收重置裝置發(fā)出的喚醒信號(hào)，并產(chǎn)生一反相喚醒信號(hào)，延遲電路接收反相喚醒信號(hào)并于一第一延遲時(shí)間區(qū)間傳送出一反相延遲喚醒信號(hào)，與門電路接收喚醒信號(hào)與反相延遲喚醒信號(hào)進(jìn)行邏輯與功能處理后傳送出一與門喚醒信號(hào)，第二反相邏輯電路接收與門喚醒信號(hào)進(jìn)行反相后傳送出一終端喚醒信號(hào)，待喚醒裝置接收終端喚醒信號(hào)進(jìn)行喚醒動(dòng)作。其中，計(jì)算器系統(tǒng)自一睡眠狀態(tài)轉(zhuǎn)換至一喚醒狀態(tài)時(shí)，重置裝置傳送出處于一第一電平狀態(tài)的喚醒信號(hào)，經(jīng)過(guò)一第二延遲時(shí)間區(qū)間后，計(jì)算器系統(tǒng)進(jìn)入一系統(tǒng)上電狀態(tài)并且喚醒信號(hào)從第一電平狀態(tài)轉(zhuǎn)換至一第二電平狀態(tài)。
[0005]其中，上述具有喚醒電路的計(jì)算器系統(tǒng)的附屬技術(shù)手段的較佳實(shí)施例中，在喚醒狀態(tài)中，第一反相邏輯電路接收并反相處于第一電平狀態(tài)的喚醒信號(hào)，藉以產(chǎn)生并傳送出處于第二電平狀態(tài)的反相喚醒信號(hào)，延遲電路接收處于第二電平狀態(tài)的反相喚醒信號(hào)，并于一第三延遲時(shí)間區(qū)間傳送出處于第二電平狀態(tài)的反相延遲喚醒信號(hào)，與門電路接收處于第一電平狀態(tài)的喚醒信號(hào)與處于第二電平狀態(tài)的反相延遲喚醒信號(hào)并傳送出處于第一電平狀態(tài)的與門喚醒信號(hào)，第二反相邏輯電路接收處于第一電平狀態(tài)的與門喚醒信號(hào)進(jìn)行反相后輸出處于第二電平狀態(tài)的終端喚醒信號(hào)至待喚醒裝置。此外，計(jì)算器系統(tǒng)進(jìn)入系統(tǒng)上電狀態(tài)并且喚醒信號(hào)從第一電平狀態(tài)轉(zhuǎn)換至第二電平狀態(tài)時(shí)，第一反相邏輯電路接收并反相處于第二電平狀態(tài)的喚醒信號(hào)，藉以產(chǎn)生并傳送出處于第一電平狀態(tài)的反相喚醒信號(hào)，延遲電路接收處于第一電平狀態(tài)的反相喚醒信號(hào)，并于一第四延遲時(shí)間區(qū)間傳送出處于第二電平狀態(tài)的反相延遲喚醒信號(hào)，與門電路接收處于第二電平狀態(tài)的喚醒信號(hào)與處于第二電平狀態(tài)的反相延遲喚醒信號(hào)并傳送出一處于第二電平狀態(tài)的與門喚醒信號(hào)，第二反相邏輯電路接收處于第二電平狀態(tài)的與門喚醒信號(hào)進(jìn)行反相后輸出處于第一電平狀態(tài)的終端喚醒信號(hào)至待喚醒裝置。
[0006]其中，上述具有喚醒電路的計(jì)算器系統(tǒng)的附屬技術(shù)手段的較佳實(shí)施例中，喚醒裝置為一南橋芯片、一北橋芯片、一處理器與一基板管理控制器(baseboard managementcontroller, BMC)中的一者，第一反相邏輯電路與第二反相邏輯電路為一非門(NOT GATE),待喚醒裝置為一具有外設(shè)互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect, PCI)接口的芯片與一具有高速外設(shè)互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect Express, PCIE)接口的芯片中的一者，第一電平狀態(tài)為邏輯低電平，第二電平狀態(tài)為邏輯高電平，延遲電路為一阻容延時(shí)電路(RC delay)，待喚醒裝置為一處理器、一內(nèi)存與一存儲(chǔ)裝置中的一者。
[0007]通過(guò)本發(fā)明所采用的具有喚醒電路的計(jì)算器系統(tǒng)的主要技術(shù)手段后，由于是通過(guò)喚醒電路內(nèi)的延遲電路確保計(jì)算器系統(tǒng)經(jīng)延遲時(shí)間區(qū)間喚醒待喚醒裝置，因此計(jì)算器系統(tǒng)可確實(shí)自喚醒狀態(tài)進(jìn)入系統(tǒng)上電狀態(tài)，因而可確實(shí)工作而有效解決現(xiàn)有技術(shù)的問(wèn)題。
[0008]本發(fā)明所采用的具體實(shí)施例，將通過(guò)以下的實(shí)施例及附圖作進(jìn)一步的說(shuō)明。
【附圖說(shuō)明】
[0009]圖1顯示本發(fā)明較佳實(shí)施例的具有喚醒電路的計(jì)算器系統(tǒng)的方塊示意圖。
[0010]圖2顯示本發(fā)明較佳實(shí)施例的計(jì)算器系統(tǒng)的狀態(tài)的波形示意圖。
[0011]圖3顯示本發(fā)明較佳實(shí)施例的延遲時(shí)間區(qū)間的波形示意圖。
[0012]組件標(biāo)號(hào)說(shuō)明:
[0013]I具有喚醒電路的計(jì)算器系統(tǒng)
[0014]11重置裝置
[0015]12喚醒電路
[0016]121第一反相邏輯電路
[0017]122延遲電路
[0018]1221電阻
[0019]1222電容
[0020]12221第一端
[0021]12222第二端
[0022]123與門電路
[0023]124第二反相邏輯電路
[0024]13待喚醒裝置
[0025]SI喚醒信號(hào)
[0026]S2反相喚醒信號(hào)
[0027]S3反相延遲喚醒信號(hào)
[0028]S4與門喚醒信號(hào)
[0029]S5終端喚醒信號(hào)
[0030]Tl第一延遲時(shí)間區(qū)間
[0031]T2第二延遲時(shí)間區(qū)間
[0032]T3第三延遲時(shí)間區(qū)間
[0033]T4第四延遲時(shí)間區(qū)間
[0034]tl、t2、t3、t4時(shí)間
【具體實(shí)施方式】
[0035]由于本發(fā)明所提供的具有喚醒電路的計(jì)算器系統(tǒng)中，其組合實(shí)施方式不勝枚舉，故在此不再一一贅述，僅列舉一較佳實(shí)施例加以具體說(shuō)明。
[0036]請(qǐng)參閱圖1，圖1顯示本發(fā)明較佳實(shí)施例的具有喚醒電路的計(jì)算器系統(tǒng)的方塊示意圖。如圖所示，本發(fā)明較佳實(shí)施例的具有喚醒電路的計(jì)算器系統(tǒng)I包含一重置裝置11、一喚醒電路12以及一待喚醒裝置13。重置裝置11為一南橋芯片、一北橋芯片、一處理器與一基板管理控制器(baseboard management controller, BMC)中的一者，但其他實(shí)施例中不限于此。
[0037]喚醒電路12包含一第一反相邏輯電路121、一延遲電路122、一與門電路123以及一第二反相邏輯電路124。第一反相邏輯電路121為電性連接于重置裝置11 (電性連接點(diǎn)標(biāo)記為A)，并為一非門(非閘；NOT GATE)，延遲電路122為電性連接于第一反相邏輯電路121 (電性連接點(diǎn)標(biāo)記為B)，且延遲電路122為一阻容延時(shí)電路(RC delay)，具體來(lái)說(shuō)，延遲電路122包含一電阻1221以及一電容1222，電阻1221為電性連接于第一反相邏輯電路121，電容1222的一第一端12221為電性連接于電阻1221以及與門電路123 (電性連接點(diǎn)標(biāo)記為C)，電容1222的一第二端12222為接地。
[0038]與門電路123為電性連接于第一反相邏輯電路121 (電性連接點(diǎn)標(biāo)記為A)，并電性連接于延遲電路122的電容1222的第一端12221 (電性連接點(diǎn)標(biāo)記為C)，且與門電路123即為與門(AND GATE)。第二反相邏輯電路124為電性連接于與門電路123(電性連接點(diǎn)標(biāo)記為D)，并為一非門(非閘；N0T GATE)。
[0039]待喚醒裝置13為電性連接于第二反相邏輯電路124(電性連接點(diǎn)標(biāo)記為E)，并為一具有外設(shè)互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect, PCI)接口的芯片與一具有高速外設(shè)互聯(lián)標(biāo)準(zhǔn)(Peripheral Component Interconnect Express, PCIE)接口的芯片中的一者，或是為一處理器、一內(nèi)存與一存儲(chǔ)裝置中的一者，而上述的處理器例如為中央處理器(Central Processing Unit, CPU)或圖形處理器(Graphic Processing Unit, GPU)或加速處理器(Accelerated Processing Unit, APU),而內(nèi)存內(nèi)存例如為非易失性內(nèi)存(Non-Volatile Memory)或易失性內(nèi)存(Volatile Memory),而存儲(chǔ)裝置例如為硬盤(HDD)。
[0040]請(qǐng)一并參閱圖1至圖3，圖2顯示本發(fā)明較佳實(shí)施例的計(jì)算器系統(tǒng)的狀態(tài)的波形示意圖，圖3顯示本發(fā)明較佳實(shí)施例延遲時(shí)間區(qū)間的波形示意圖。
[0041 ] 如圖所示，上述計(jì)算器系統(tǒng)I的運(yùn)作中，重置裝置11發(fā)送出一喚醒信號(hào)SI，第一反相邏輯電路121接收重置裝置11發(fā)出的喚醒信號(hào)SI后產(chǎn)生一反相喚醒信號(hào)S2，延遲電路122接