專利名稱：高分辨率、低相噪寬帶線性掃頻信號(hào)源的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于數(shù)字、模擬電路技術(shù)領(lǐng)域，特別涉及掃頻信號(hào)源的電路結(jié)構(gòu)設(shè)計(jì)技術(shù)。
線性掃頻信號(hào)源廣泛用于測(cè)試傳輸系統(tǒng)的時(shí)延，調(diào)頻雷達(dá)以及要求高的的各種線性掃頻信號(hào)源的應(yīng)用領(lǐng)域。
目前掃頻信號(hào)源一般分辨率低，且線性差，為得到具有＜1Hz的分辨率，其電路實(shí)現(xiàn)是十分復(fù)雜的。同時(shí)在很寬的頻率范圍內(nèi)要求極好的掃頻線性也是極其困難的。
本實(shí)用新型的目的在于為克服已有技術(shù)的不足之處，對(duì)掃頻信號(hào)源的電路、結(jié)構(gòu)進(jìn)行新的設(shè)計(jì)，采用新型集成度高，模塊化的器件，綜合利用，數(shù)字、模擬電路及高、低頻電路技術(shù)，使其不但同時(shí)滿足高分辨率、頻帶寬、低相噪線性等項(xiàng)高性能指標(biāo)，而且還具有性能穩(wěn)定可靠，體積小，成本低的特點(diǎn)。
本實(shí)用新型設(shè)計(jì)出一種高分辨率、低相噪，寬帶線性掃頻信號(hào)源，其特征在于包括直接數(shù)字頻率合成器DDS及其信號(hào)處理電路，分別與所說的DDS相連的現(xiàn)場(chǎng)可編程門陣列掃頻數(shù)據(jù)發(fā)生器FPGA、主鐘鎖相環(huán)各單元；所說的FPGA的輸入是由參考標(biāo)準(zhǔn)源和工控機(jī)提供的時(shí)鐘及控制信號(hào)，其輸出的BCD碼及掃頻時(shí)鐘送入所說的DDS；所說的主鐘鎖相環(huán)是將所說的參考標(biāo)準(zhǔn)源的信號(hào)經(jīng)倍頻后送入所說的DDS。
本實(shí)用新型還包括將所說的DDS及處理電路輸出的低頻信號(hào)混頻至所需的高頻信號(hào)的混頻鎖相環(huán)。以滿足要求較高頻帶的應(yīng)用需求。所說的主鐘鎖相環(huán)可由壓控晶體振蕩器VCXO，放大整形電路、雙模予分頻器、鑒相器、環(huán)路濾波器組成的鎖相電路。所說的DDS信號(hào)處理電路可由電平轉(zhuǎn)換電路、D/A變換器、低通濾波器和放大器組成，其輸入端連于DDS的輸出端，其輸出端連于所說的混頻鎖相環(huán)的輸入端。
所說的混頻鎖相環(huán)可由壓控振蕩器VCO、功分器、放大器、混頻、放大器、聲表面波帶通濾波器，放大/整形電路、雙模分頻器、鑒相器環(huán)路濾波器組成的鎖相電路；所說的鑒相器與所說的10MHz標(biāo)準(zhǔn)參考源相連；所說的環(huán)路濾波器連有一提供予調(diào)端電壓加載控制信號(hào)的予調(diào)諧電路；所說的混頻器與所說的DDS的處理電路相連；所說的混頻鎖相環(huán)的輸出信號(hào)由所說的功分器的輸出端通過低通濾波器輸出。
本實(shí)用新型的工作原理結(jié)合

圖1-4描述如下FPGA掃頻數(shù)據(jù)發(fā)生器單元如圖1所示，該單元的核心器件為一個(gè)現(xiàn)場(chǎng)可編程門陣列掃頻數(shù)據(jù)發(fā)生器及EPROM存儲(chǔ)器，工控機(jī)向FPGA提供速率選擇、復(fù)位、起始，停止等控制信號(hào)，參考標(biāo)準(zhǔn)源向FPGA提供參考時(shí)鐘信號(hào)；FPGA的核心部分是一個(gè)加/減可逆BCD碼計(jì)數(shù)器，它在工控機(jī)的控制下對(duì)輸入的參考時(shí)鐘脈沖信號(hào)進(jìn)行計(jì)數(shù)，得到線性變化的BCD碼及掃頻時(shí)鐘，并輸入DDS直接數(shù)字頻率合成器。
DDS主鐘鎖相環(huán)如圖2所示。此單元的功能是為DDS提供高穩(wěn)定度的，經(jīng)倍頻的主時(shí)鐘信號(hào)，其原理是將壓控晶體振蕩器VCXO輸出的信號(hào)經(jīng)放大、整形后送入雙模予分頻器，雙模予分頻器輸出的信號(hào)與參考標(biāo)準(zhǔn)源信號(hào)在鑒相器進(jìn)行鑒相，產(chǎn)生誤差信號(hào)，再經(jīng)環(huán)路濾波器得到誤差電壓，此誤差電壓再控制VCXO的輸出信號(hào)的頻率鎖定，并送入DDS。
DDS直接數(shù)字頻率合成器及其信號(hào)處理電路單元如圖3所示。其原理為DDS內(nèi)部有一個(gè)相位累加器，在每個(gè)主時(shí)鐘脈沖信號(hào)到來時(shí)進(jìn)行相位累加，相位累加器的溢出周期是由BCD碼的比特頻率數(shù)據(jù)設(shè)定的。用相位累加器再去查一個(gè)高速ROM表得到幅度碼，DDS輸出此幅度碼，經(jīng)TTL-ECL電平轉(zhuǎn)換、D/A變換后得到正弦波信號(hào)，然后再經(jīng)低通平滑濾波、放大后輸出，此輸出信號(hào)為較低頻段的高分辨率線性掃頻信號(hào)。若需要高頻段的信號(hào)，則需在上述各單元電路的基礎(chǔ)上再加一混頻鎖相環(huán)。
混頻鎖相環(huán)單元如圖4所示。其原理為將壓控振蕩器的振蕩范圍設(shè)置在置于履蓋所需高頻段的范圍，剛加電時(shí)，DDS輸出的頻率處于其頻帶的低端，此時(shí)予調(diào)諧電路自動(dòng)將VCO調(diào)諧在其振蕩頻率的低端。VCO的輸出經(jīng)相應(yīng)頻率的聲表面波帶通濾波器濾波、放大、整形得到此頻率的方波，再經(jīng)雙模分頻送入鑒相器與參考標(biāo)準(zhǔn)源的參考標(biāo)準(zhǔn)信號(hào)進(jìn)行鑒相，鑒相器輸出的誤差信號(hào)經(jīng)環(huán)路濾波器得到誤差電壓，此誤差電壓控制鎖定VCO的輸出頻率，當(dāng)DDS的輸出信號(hào)在其低頻帶寬范圍內(nèi)變化時(shí)，VCO輸出也在所設(shè)定的高頻帶范圍內(nèi)變化。
本實(shí)用新型具有以下特點(diǎn)第一，采用頻率合成領(lǐng)域的新技術(shù)-DDS直接數(shù)字頻率合成器為核心部件使本裝置具有分辨率高，頻率轉(zhuǎn)換時(shí)間短、便于用微處理器進(jìn)行控制等優(yōu)點(diǎn)；第二，采用頻率控制部件-FPGA掃頻數(shù)據(jù)發(fā)生器，具有對(duì)外接口簡單、能產(chǎn)生高速變化的頻率數(shù)據(jù)，在掃頻速率不變的情況下提高了分辨率，改善了掃描線性，且可靠性高、造價(jià)低；第三，采用混頻鎖相環(huán)技術(shù)將DDS輸出的較低頻段提高到高頻段使裝置的大部分器件均可采用低頻器件，降低了成本和對(duì)器件的要求擴(kuò)大應(yīng)用范圍；第四，本裝置大多數(shù)器件均采用模塊化，高集成化部件，提高了整機(jī)的可靠性能，并使制作容易，體積小，重量輕。
附圖簡要說明圖1為本實(shí)用新型FPGA掃頻數(shù)據(jù)發(fā)生器單元原理框圖。
圖2為本實(shí)用新型DDS主鐘鎖相環(huán)單元原理框圖。
圖3為本實(shí)用新型DDS直接數(shù)字頻率合成器及其信號(hào)處理單元原理框圖。
圖4為本實(shí)用新型混頻鎖相環(huán)單元原理框圖。
圖5為本實(shí)用新型一種實(shí)施例總體結(jié)構(gòu)示意圖。
圖6為本實(shí)施例的FPGA與DDS電路連接關(guān)系圖。
圖7為本實(shí)施例的DDS輸出信號(hào)處理電路示意圖。
圖8為本實(shí)施例的主鐘鎖相環(huán)電路示意圖。
圖9為本實(shí)施例的混頻鎖相環(huán)電路示意圖。
圖10為本實(shí)施例的結(jié)構(gòu)布置示意圖。
本實(shí)用新型設(shè)計(jì)出一種高分辨率、寬帶線性掃頻信號(hào)發(fā)生器實(shí)施例本實(shí)施例設(shè)計(jì)要求應(yīng)達(dá)到的主要指標(biāo)如下工作頻率42.2MHz-70.2MHz，40.2MHz-56.2MHz；分辨率≤1Hz掃描速率100KHz/S 對(duì)應(yīng)42.2MHz-70.2MHz50KHz/S 對(duì)應(yīng)40.2MHz-56.2MHz相位噪聲離載頻10KHz＜-90dBC/Hz為達(dá)到上述技術(shù)指標(biāo)，本實(shí)施例由掃頻數(shù)據(jù)發(fā)生器、DDS直接數(shù)字頻率合成器及其信號(hào)處理電路、主鐘鎖相環(huán)和混頻鎖相環(huán)四大部分組成，如圖5所示，各部分電路原理結(jié)合圖6～圖9分別詳細(xì)描述如下本實(shí)施例的FPGA掃頻數(shù)據(jù)發(fā)生器與DDS直接數(shù)據(jù)合成器的連接關(guān)系如圖6所示，本實(shí)施例的FPGA選用Xilinx公司的XC3042DC84 4000門現(xiàn)場(chǎng)可編程門陣列U12并配置AT&T公司的ATT1765F串行E2PROM存儲(chǔ)器。DDS選用美國Stanford Telecom公司的STEL-1176DDS芯片U11。FPGA的4個(gè)I/D口76.77，78.79與工控機(jī)相連分別接收工控機(jī)的速率選擇復(fù)位(ReSet)、起始(Start)、停止(Stop)、加/減計(jì)數(shù)選擇控制信號(hào)，由3個(gè)運(yùn)放74AC04構(gòu)成的10MHz的參考標(biāo)準(zhǔn)源U14從FPGA的I/O口輸入，F(xiàn)PGA的35條并行數(shù)據(jù)口與DDS的35條并行數(shù)據(jù)口相連，將高速變化35比特頻率數(shù)據(jù)送入DDS中FPGA的另一I/O口57與DDS的10口相連為DDS送入掃頻時(shí)鐘信號(hào)。來自主鐘鎖相環(huán)的80MHz主鐘脈沖信號(hào)經(jīng)U15接入DDS的CLK口；DDS產(chǎn)生的10比特幅度碼由其輸出口out11～out2輸出至其處理電路。
本實(shí)施例的DDS輸出信號(hào)處理單元如圖7所示。本單由3片MC10124組成的TTL-ECL電平轉(zhuǎn)換電路U21、U22、U23，CX20202A-1 D/A轉(zhuǎn)換U24和PLP-30低通濾波器U25構(gòu)成。U21輸入為DDS輸出out8～out11，U22輸入為DDS輸出out4～out7，U22輸入為DDS輸出out2～out3，相應(yīng)U21、U22、U23輸出DA8～DA11，DA4～DA7，DA2～DA3加到U24的1～10腿。U24的20腿輸出連接PLP-30低通濾波器。
本實(shí)施例的DDS主鐘鎖相環(huán)單元如圖8所示。
本單元為8倍頻鎖相環(huán)，10MHz參考標(biāo)準(zhǔn)信號(hào)源和MC12013雙模予分頻器U32輸出信號(hào)共同加到MC145152鑒相器U31進(jìn)行鑒相，其產(chǎn)生誤差信號(hào)，經(jīng)MC1458所組成的環(huán)路濾波器低通濾波，對(duì)壓控晶體振蕩器VCXO進(jìn)行控制，然后再經(jīng)將正弦波形整形為ECL電平的MC10116放大/整形電路，其輸出即為雙模予分頻器的輸入。此環(huán)路即為80MHz的鎖相環(huán)電路。
同時(shí)由MC10116另一路輸出，加到MC10136除2電路U33，再由LC組成的40MHz的帶通濾波器，經(jīng)放大后輸出40MHz的信號(hào)(由S3端口)，MC10116的第三路輸出經(jīng)MAR系列放大器，在S1端輸出80MHz的信號(hào)。S1端輸出信號(hào)是加到本實(shí)施例的FPGA掃頻數(shù)據(jù)發(fā)生器與DDS直接數(shù)據(jù)合成器的主鐘輸入端。
本實(shí)施例的混頻鎖相環(huán)單元如圖9所示。本單元由MC145152鑒相器U41，環(huán)路低通濾波器，壓控振蕩器MC1648，功分器PSC-2-1，放大器SA3和混頻器SBL-1，聲表面波濾波器SAW(在此濾波器輸入和輸出加有MAR-3和MAR-6隔離放大器)，放大/整形電路MC10116及雙模予分頻器MC12013組成混頻鎖相環(huán)路。
在混頻器SBL-1輸入為DDS輸出的2.2～30.2MHz信號(hào)，經(jīng)混頻鎖相后從PSC-2-1功分器，再經(jīng)低通濾波器PLP-90濾波，放大后輸出所需的頻率42.2MHz～70.2MHz信號(hào)。
壓控振蕩器MC1648設(shè)置在38.5～90MHz之間。剛加電時(shí)輸入頻率為2.2MHz，予調(diào)諧電路將壓控振蕩器調(diào)諧在42.2MHz左右。這是用光電耦合器件4N25和繼電器DS2Y-S-DC1完成，V1為予調(diào)諧電壓，由電位器P2微調(diào)控制。
本實(shí)施例裝配結(jié)構(gòu)如圖10所示，本裝置外形為20×35×4(cm3)扁平盒體90，各單元電路部件均固接于一電路基板上，每個(gè)單元由屏蔽板隔離，三個(gè)獨(dú)立的屏蔽單元用屏蔽電纜相互連接。其中91為FPGA和DDS單元，92為主鐘鎖相環(huán)，93為混頻鎖相環(huán)。
盒的側(cè)面板安裝有數(shù)個(gè)插座94，用于10MHz標(biāo)準(zhǔn)源輸入與工控機(jī)，電源及輸出信號(hào)的接口，整個(gè)裝置，結(jié)構(gòu)緊湊，操作方便。
權(quán)利要求1.一種高分辨率、低相噪，寬帶線性掃頻信號(hào)源，其特征在于包括直接數(shù)字頻率合成器DDS及其信號(hào)處理電路，分別與所說的DDS相連的現(xiàn)場(chǎng)可編程門陣列掃頻數(shù)據(jù)發(fā)生器FPGA、主鐘鎖相環(huán)各單元；所說的FPGA的輸入是由參考標(biāo)準(zhǔn)源和工控機(jī)提供的時(shí)鐘及控制信號(hào)，其輸出的BCD碼及掃頻時(shí)鐘送入所說的DDS；所說的主鐘鎖相環(huán)是將所說的參考標(biāo)準(zhǔn)源的信號(hào)經(jīng)倍頻后送入所說的DDS。
2.如權(quán)利要求1所述的掃頻信號(hào)源，其特征在于還包括將所說的DDS及處理電路輸出的低頻信號(hào)混頻至所需的高頻信號(hào)的混頻鎖相環(huán)。
3.如權(quán)利要求1或2所述的信號(hào)源，其特征在于所說的主鐘鎖相環(huán)由VCXO壓控晶體振蕩器，放大整形電路、雙模予分頻器、鑒相器、環(huán)路濾波器組成的鎖相電路。
4.如權(quán)利要求1或2所述的掃頻信號(hào)源，其特征在于所說的DDS信號(hào)處理電路由電平轉(zhuǎn)換電路、D/A變換器、低通濾波器和放大器組成，其輸入端連于DDS的輸出端，其輸出端連于所說的混頻鎖相環(huán)的輸入端。
5.如權(quán)利要求2所述的掃頻信號(hào)源，其特征在于所說的混頻鎖相環(huán)由VCO壓控振蕩器、功分器、放大器、混頻、放大器、聲表面波帶通濾波器，放大/整形電路、雙模分頻器、鑒相器環(huán)路濾波器組成的鎖相環(huán)電路；所說的鑒相器與所說的標(biāo)準(zhǔn)參考源相連；所說的環(huán)路濾波器連有一提供予調(diào)端電壓加載控制信號(hào)的予調(diào)諧電路；所說的混頻器與所說的DDS的處理電路相連；所說的混頻鎖相環(huán)的輸出信號(hào)由所說的功分器的輸出端通過低通濾波器輸出。
專利摘要本實(shí)用新型屬于數(shù)字、模擬電路技術(shù)領(lǐng)域。本裝置包括直接數(shù)字頻率合成器DDS及其信號(hào)處理電路，現(xiàn)場(chǎng)可編程門陣列掃頻數(shù)據(jù)發(fā)生器FPGA、主鐘鎖相環(huán)及混頻鎖相環(huán)單元。本裝置采用了新型集成度高，模塊化的器件，綜合利用，數(shù)字、模擬電路及高、低頻電路技術(shù)，使其不但同時(shí)滿足高分辨率、頻帶寬、低相噪線性等項(xiàng)的高性能指標(biāo)，而且還具有性能穩(wěn)定可靠，體積小，成本低的特點(diǎn)。
文檔編號(hào)H03B21/00GK2258327SQ9621412
公開日1997年7月23日 申請(qǐng)日期1996年6月28日 優(yōu)先權(quán)日1996年6月28日
發(fā)明者曹志剛, 李普成, 黃昕 申請(qǐng)人:清華大學(xué)