本發(fā)明涉及一種誤差校準(zhǔn)電路，具體來(lái)說(shuō)是一種采用電荷域信號(hào)處理技術(shù)的對(duì)多通道dac之間的相位誤差進(jìn)行自校準(zhǔn)的電路。

背景技術(shù)：

數(shù)模轉(zhuǎn)換器（dac）是將輸入數(shù)字信號(hào)轉(zhuǎn)換成輸出模擬信號(hào)的電子電路。由輸入到dac的數(shù)字信號(hào)表示的數(shù)值相當(dāng)于由dac輸出的模擬信號(hào)的幅度。各種因素決定了dac的性能，包括速度、分辨率以及噪音。

電流舵數(shù)模轉(zhuǎn)換器是目前最為流行的高速高精度數(shù)模轉(zhuǎn)換器結(jié)構(gòu)，其一般包括譯碼電路、鎖存器陣列和電流元陣列。其中，譯碼電路通常將輸入的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)化為溫度計(jì)編碼的數(shù)字信號(hào)，并輸入給鎖存器陣列，鎖存器利用時(shí)鐘信號(hào)對(duì)譯碼電路輸出的數(shù)字信號(hào)做同步處理，并將同步后的數(shù)字信號(hào)傳輸給電流元，電流元根據(jù)輸入的數(shù)字信號(hào)決定其自身電流的流向，至此，數(shù)模轉(zhuǎn)換器完成了從輸入數(shù)字信號(hào)到輸出模擬信號(hào)的轉(zhuǎn)換。

然而由于鎖存器陣列和電流元陣列中存在不匹配，不同電流元單元的輸出存在延時(shí)差，而此延時(shí)差大大降低了數(shù)模轉(zhuǎn)換器的動(dòng)態(tài)性能，因此需要一定的校正方法加以去除。特別是多通道dac在同一顆芯片集成時(shí)，不同通道dac之間的延時(shí)和相位不同步會(huì)非常明顯，這種相位不同步對(duì)于雷達(dá)和多通道無(wú)線通信等系統(tǒng)性能有著很大影響。因此設(shè)計(jì)可對(duì)多通道dac之間相位誤差進(jìn)行自校準(zhǔn)的電路很有現(xiàn)實(shí)意義。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種對(duì)多通道dac之間的相位誤差進(jìn)行自校準(zhǔn)的電路。

本發(fā)明的目的可以通過(guò)以下技術(shù)方案實(shí)現(xiàn)：

一種基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是包括：電流檢測(cè)電阻rd，參考時(shí)鐘產(chǎn)生電路、鑒相器、環(huán)路濾波器、電荷域電壓放大電路、k位電荷域模數(shù)轉(zhuǎn)換器、控制電路以及一組延遲電路；

上述電路的連接關(guān)系為：電流檢測(cè)電阻rd連接m通道待校準(zhǔn)n位數(shù)模轉(zhuǎn)換器的差分電流輸出端，并分別連接到鑒相器的第一和第二輸入端；參考時(shí)鐘產(chǎn)生電路的控制輸入端連接到控制電路的k位選擇碼輸出端口，參考時(shí)鐘產(chǎn)生電路的基準(zhǔn)時(shí)鐘輸出端連接到鑒相器的第三輸入端；鑒相器的相位誤差信號(hào)輸出端vp連接到環(huán)路濾波器的輸入端；環(huán)路濾波器的輸出電壓vi被輸入到電荷域電壓放大電路的模擬信號(hào)輸入端；電荷域電壓放大電路的差分信號(hào)輸出端連接到k位電荷域模數(shù)轉(zhuǎn)換器的差分電壓輸入端；k位電荷域模數(shù)轉(zhuǎn)換器的k位量化碼輸出到控制電路的誤差輸入端口；控制電路的n位校準(zhǔn)碼和k位延遲碼輸出端分別連接到所有延遲電路的第一和第二輸入端口，控制電路的校準(zhǔn)控制信號(hào)時(shí)鐘x鏈接到延遲電路x的第三輸入端口，控制電路的校準(zhǔn)控制信號(hào)ctrl輸出端口同時(shí)連接到鑒相器、環(huán)路濾波器、電荷域電壓放大電路和k位電荷域模數(shù)轉(zhuǎn)換器的校準(zhǔn)控制信號(hào)ctrl輸入端口；n位輸入碼x連接到延遲電路x的第四輸入端口，延遲電路x的輸出端口連接到n位數(shù)模轉(zhuǎn)換器x的譯碼電路；

其中，n和m為任意正整數(shù)，k為不大于n的正整數(shù)，x為不大于m的正整數(shù)。

所述基于電荷域信號(hào)處理的多通數(shù)模轉(zhuǎn)換器相位誤差校準(zhǔn)電路，其特征是包括校準(zhǔn)模式和補(bǔ)償模式；并且在電路工作時(shí)先進(jìn)入校準(zhǔn)模式，后進(jìn)入補(bǔ)償模式；

在進(jìn)入校準(zhǔn)模式時(shí)，所有n位輸入碼和k位延遲碼無(wú)效，n位校準(zhǔn)碼輸入到所有延遲電路，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路依次對(duì)m通道的n位數(shù)模轉(zhuǎn)換器進(jìn)行相位誤差校準(zhǔn)；在進(jìn)入補(bǔ)償模式時(shí)，n位輸入碼x輸入到延遲電路x，n位校準(zhǔn)碼無(wú)效，k位延遲碼有效，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路同時(shí)對(duì)m通道的n位數(shù)模轉(zhuǎn)換器進(jìn)行相位補(bǔ)償。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是當(dāng)進(jìn)入校準(zhǔn)模式時(shí)，電路的工作順序如下：

控制電路首先控制鑒相器、環(huán)路濾波器、電荷域電壓放大電路和k位電荷域模數(shù)轉(zhuǎn)換器進(jìn)入校準(zhǔn)模式，同時(shí)輸出k位選擇碼給參考時(shí)鐘產(chǎn)生電路也進(jìn)入校準(zhǔn)模式；另外，輸出校準(zhǔn)控制信號(hào)時(shí)鐘1信號(hào)到延遲電路1控制延遲電路1進(jìn)入校準(zhǔn)模式，開(kāi)始進(jìn)行n位數(shù)模轉(zhuǎn)換器電路1的相位誤差校準(zhǔn)；

控制電路然后產(chǎn)生第一組n位校準(zhǔn)碼和第一組k位選擇碼；第一組n位校準(zhǔn)碼進(jìn)入延遲電路并得到n位轉(zhuǎn)換碼，n位轉(zhuǎn)換碼進(jìn)入待校準(zhǔn)的n位數(shù)模轉(zhuǎn)換器電路1；參考時(shí)鐘產(chǎn)生電路得到與n位校準(zhǔn)碼對(duì)應(yīng)的第一個(gè)基準(zhǔn)時(shí)鐘；鑒相器電路的第一和第二輸入端會(huì)得到一個(gè)輸入差分電壓，并通過(guò)比較輸入差分電壓和第一基準(zhǔn)時(shí)鐘得到相位誤差信號(hào)vp；vp信號(hào)經(jīng)過(guò)環(huán)路濾波器進(jìn)行過(guò)濾并被電荷域電壓放大電路放大得到誤差電壓；k位電荷域模數(shù)轉(zhuǎn)換器將誤差電壓進(jìn)行模數(shù)轉(zhuǎn)換，可以得到第一組k位量化碼并輸出到控制電路；控制電路將接收得到第一組k位量化碼存儲(chǔ)在其內(nèi)部的k位寄存器組中，完成一種校準(zhǔn)碼條件下的相位誤差量化；

依次循環(huán)，當(dāng)控制器產(chǎn)生第l組n位校準(zhǔn)碼和第l組k位選擇碼，并得到第l組k位量化碼，并存儲(chǔ)在其內(nèi)部的k位寄存器組中后，控制電路內(nèi)部的運(yùn)算電路將會(huì)對(duì)存儲(chǔ)在k位寄存器組中的l組k位量化碼進(jìn)行計(jì)算得到第一組k位延遲碼；控制電路此時(shí)會(huì)將第一組k位補(bǔ)償碼輸出到延遲電路1中，并保持第一組k位補(bǔ)償碼不變，完成n位數(shù)模轉(zhuǎn)換器電路1的相位誤差校準(zhǔn)；

緊接著，控制電路輸出校準(zhǔn)控制信號(hào)時(shí)鐘2信號(hào)控制延遲電路2進(jìn)入校準(zhǔn)模式，開(kāi)始進(jìn)行n位數(shù)模轉(zhuǎn)換器電路2的相位誤差校準(zhǔn)；所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路采用和n位數(shù)模轉(zhuǎn)換器電路1相同的校準(zhǔn)過(guò)程得到第二組k位延遲碼；控制電路同樣將第二組k位補(bǔ)償碼輸出到延遲電路2中，并保持第二組k位補(bǔ)償碼不變，完成n位數(shù)模轉(zhuǎn)換器電路2的相位誤差校準(zhǔn)；

依照同樣的校準(zhǔn)方式，控制電路將第y組k位補(bǔ)償碼輸出到延遲電路y中，并保持第y組k位補(bǔ)償碼不變；當(dāng)控制電路將第m組k位補(bǔ)償碼輸出到延遲電路m中，并保持第m組k位補(bǔ)償碼不變，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路的校準(zhǔn)模式結(jié)束；

其中，l為不大于2^k的正整數(shù)，y為大于1且小于m的正整數(shù)。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是當(dāng)進(jìn)入補(bǔ)償模式時(shí)，電路的工作順序如下：控制電路將所有延遲電路同時(shí)設(shè)置成補(bǔ)償模式，開(kāi)始對(duì)m通道的n位數(shù)模轉(zhuǎn)換器的相位誤差進(jìn)行補(bǔ)償；最后，控制電路關(guān)斷n位校準(zhǔn)碼，關(guān)閉鑒相器、環(huán)路濾波器、電荷域電壓放大電路、k位電荷域模數(shù)轉(zhuǎn)換器和參考時(shí)鐘產(chǎn)生電路。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是：當(dāng)電路進(jìn)入校準(zhǔn)模式時(shí)，控制電路同時(shí)產(chǎn)生的每一組輸出到補(bǔ)償電路的n位校準(zhǔn)碼和輸出到參考時(shí)鐘產(chǎn)生電路的k位選擇碼必須一一對(duì)應(yīng)，即：第j組n位校準(zhǔn)碼必須和第j組k位選擇碼必須配合使用；

其中，j為不大于l的正整數(shù)。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是所述的k位電荷域模數(shù)轉(zhuǎn)換器包括：p級(jí)基于電荷域信號(hào)處理技術(shù)的流水線子級(jí)電路，其用于對(duì)采樣得到的電荷包進(jìn)行各種處理完成模數(shù)轉(zhuǎn)換和余量放大，并將每一個(gè)子級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器，且每一個(gè)子級(jí)電路輸出的電荷包進(jìn)入下一級(jí)重復(fù)上述過(guò)程；最后一級(jí)（第p+1級(jí)）a-bitflash模數(shù)轉(zhuǎn)換器電路，其將第n級(jí)傳輸過(guò)來(lái)的電荷包重新轉(zhuǎn)換成電壓信號(hào)，并進(jìn)行最后一級(jí)的模數(shù)轉(zhuǎn)換工作，并將本級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器，該級(jí)電路只完成模數(shù)轉(zhuǎn)換，不進(jìn)行余量放大；延時(shí)同步寄存器，其用于對(duì)每個(gè)子流水級(jí)輸出的數(shù)字碼進(jìn)行延時(shí)對(duì)準(zhǔn)，并將對(duì)齊的數(shù)字碼輸入到數(shù)字校正模塊；數(shù)字校正電路模塊，其用于接收同步寄存器的輸出數(shù)字碼，將接收的數(shù)字碼進(jìn)行移位相加，以得到模數(shù)轉(zhuǎn)換器的r位數(shù)字輸出碼；

其中，p和a均為不大于k任意正整數(shù)。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是所述參考時(shí)鐘產(chǎn)生電路包括：一個(gè)可編程頻率調(diào)整電路和一個(gè)可編程占空比調(diào)整電路；所述可編程頻率調(diào)整電路和所述可編程占空比調(diào)整電路均受k位選擇碼控制；在k位選擇碼的控制下，頻率和占空比固定的輸入時(shí)鐘先后經(jīng)過(guò)所述可編程頻率調(diào)整電路和所述可編程占空比調(diào)整電路之后，即可得到不同頻率和占空比的基準(zhǔn)時(shí)鐘。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是所述延遲電路內(nèi)部包括：一組延時(shí)緩沖單元和一組k位延遲寄存器；

所有k位延遲寄存器的延遲碼輸入端全部連接到k位延遲碼，控制信號(hào)輸入端全部連接到時(shí)鐘x；延時(shí)緩沖單元x的延遲碼輸入端連接到k位延遲寄存器x的延遲碼輸出端，延時(shí)緩沖單元x的數(shù)據(jù)輸出端連接到第x位轉(zhuǎn)換碼并輸出，延時(shí)緩沖單元x的第一控制信號(hào)輸入端連接到ctrln，延時(shí)緩沖單元x的第二控制信號(hào)輸入端連接到時(shí)鐘x；

其中，時(shí)鐘x和ctrln為反向時(shí)鐘。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是所述延遲電路可工作于校準(zhǔn)和補(bǔ)償模式兩種模式；在校準(zhǔn)模式下時(shí)，時(shí)鐘x信號(hào)有效，第z位輸入碼無(wú)效，輸入碼對(duì)于n位轉(zhuǎn)換碼的輸出無(wú)任何影響，第z位校準(zhǔn)碼經(jīng)延時(shí)緩沖電路z后得到第z位轉(zhuǎn)換碼并輸出，k位延遲碼被輸入到k位延遲寄存器z中并被鎖存保持不變；在補(bǔ)償模式下時(shí)，ctrln信號(hào)有效，第z位輸入碼有效，并經(jīng)延時(shí)緩沖電路后得到第z位轉(zhuǎn)換碼并輸出，第z位校準(zhǔn)碼無(wú)效，k位延遲寄存器z中所存儲(chǔ)的k位延遲碼被輸入到延時(shí)緩沖電路z中進(jìn)行延時(shí)補(bǔ)償；其中，z為不大于n的任意正整數(shù)。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，其特征是所述控制電路包括：核心控制電路、校準(zhǔn)碼產(chǎn)生電路、選擇碼產(chǎn)生電路、運(yùn)算電路、k位寄存器組、一組延遲碼輸出寄存器和通道選擇電路；所述控制電路的連接關(guān)系為：

核心控制電路的第一輸出端連接到校準(zhǔn)碼產(chǎn)生電路的輸入端，核心控制電路的第二輸出端連接到通道選擇電路的控制輸入端，核心控制電路的第三輸出端連接到運(yùn)算電路的控制輸入端，核心控制電路的第四輸出端連接到選擇碼產(chǎn)生電路的控制輸入端，核心控制電路的第五輸出端連接到k位寄存器組的控制輸入端，核心控制電路的第w輸出端產(chǎn)生校準(zhǔn)控制信號(hào)時(shí)鐘x，核心控制電路的輸入端連接到校準(zhǔn)啟動(dòng)控制信號(hào)；

校準(zhǔn)碼產(chǎn)生電路根據(jù)核心控制電路的控制指令產(chǎn)生n位校準(zhǔn)碼；運(yùn)算電路的數(shù)據(jù)輸入端接收k位寄存器組輸出端發(fā)送的數(shù)據(jù)，并根據(jù)核心控制電路的控制指令產(chǎn)生k位誤差碼；所有延遲碼輸出寄存器的數(shù)據(jù)輸入端全部連接到運(yùn)算電路的k位誤差碼輸出端，延遲碼輸出寄存器x的控制信號(hào)輸入端連接校準(zhǔn)控制信號(hào)時(shí)鐘x，延遲碼輸出寄存器x的輸出端連接到通道選擇電路的第x數(shù)據(jù)輸入端；通道選擇電路根據(jù)核心控制電路的控制指令輸出k位延遲碼到所述延遲電路x；選擇碼產(chǎn)生電路根據(jù)核心控制電路的控制指令產(chǎn)生k位選擇碼；k位寄存器組的數(shù)據(jù)輸入端接收所述k位電荷域模數(shù)轉(zhuǎn)換器的輸出端發(fā)送的k位量化碼，并根據(jù)核心控制電路的控制指令將存儲(chǔ)在其內(nèi)部寄存器內(nèi)的數(shù)據(jù)發(fā)送給運(yùn)算電路；

其中，w為大于5且小于m+5的任意正整數(shù)。

本發(fā)明的優(yōu)點(diǎn)是：所提出的高精度相位誤差校準(zhǔn)電路可根據(jù)系統(tǒng)精度和硬件開(kāi)銷自動(dòng)折衷選擇校準(zhǔn)精度，并且具有低功耗特點(diǎn)。

附圖說(shuō)明

圖1為本發(fā)明基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路框圖。

圖2為本發(fā)明鑒相器電路原理示意圖。

圖3為本發(fā)明電荷域電壓放大電路原理圖。

圖4為本發(fā)明電荷域電壓放大電路工作波形圖。

圖5為本發(fā)明電荷域模數(shù)轉(zhuǎn)換器電路框圖。

圖6為本發(fā)明電荷域流水線子級(jí)電路框圖。

圖7為本發(fā)明參考時(shí)鐘產(chǎn)生電路結(jié)構(gòu)框圖。

圖8為本發(fā)明延時(shí)電路結(jié)構(gòu)框圖。

圖9為本發(fā)明控制電路框圖。

具體實(shí)施方式

下面將結(jié)合附圖對(duì)本發(fā)明優(yōu)選實(shí)施方案進(jìn)行詳細(xì)說(shuō)明。

圖1所示為本發(fā)明基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路框圖。所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路包括：電流檢測(cè)電阻rd，參考時(shí)鐘產(chǎn)生電路、鑒相器、環(huán)路濾波器、電荷域電壓放大電路、k位電荷域模數(shù)轉(zhuǎn)換器、控制電路以及一組延遲電路。

上述電路的連接關(guān)系為：電流檢測(cè)電阻rd的兩端連接m通道待校準(zhǔn)n位數(shù)模轉(zhuǎn)換器的差分電流輸出端，并分別連接到鑒相器的第一和第二輸入端；參考時(shí)鐘產(chǎn)生電路的控制輸入端連接到控制電路的k位選擇碼輸出端口，參考時(shí)鐘產(chǎn)生電路的基準(zhǔn)時(shí)鐘輸出端連接到鑒相器的第三輸入端；鑒相器的相位誤差信號(hào)輸出端vp連接到環(huán)路濾波器的輸入端；環(huán)路濾波器的輸出電壓vi被輸入到電荷域電壓放大電路的模擬信號(hào)輸入端；電荷域電壓放大電路的差分信號(hào)輸出端連接到k位電荷域模數(shù)轉(zhuǎn)換器的差分電壓輸入端；k位電荷域模數(shù)轉(zhuǎn)換器的k位量化碼輸出到控制電路的誤差輸入端口；控制電路的n位校準(zhǔn)碼和k位延遲碼輸出端分別連接到延遲電路1～延遲電路m的第一和第二輸入端口，控制電路的校準(zhǔn)控制信號(hào)時(shí)鐘1~時(shí)鐘m信號(hào)端口分別鏈接到延遲電路1～延遲電路m的第三輸入端口，控制電路的校準(zhǔn)控制信號(hào)ctrl輸出端口同時(shí)連接到鑒相器、環(huán)路濾波器、電荷域電壓放大電路和k位電荷域模數(shù)轉(zhuǎn)換器的校準(zhǔn)控制信號(hào)ctrl輸入端口；n位輸入碼1～n位輸入碼m分別連接到延遲電路1～延遲電路m的第四輸入端口，延遲電路1～延遲電路m的輸出端口分別連接到n位數(shù)模轉(zhuǎn)換器1～n位數(shù)模轉(zhuǎn)換器m的譯碼電路。

所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路，包括校準(zhǔn)模式和補(bǔ)償模式兩種工作模式。在電路工作時(shí)先進(jìn)入校準(zhǔn)模式，后進(jìn)入補(bǔ)償模式；在進(jìn)入校準(zhǔn)模式時(shí)，n位輸入碼和k位延遲碼無(wú)效，n位校準(zhǔn)碼輸入到延遲電路1～延遲電路m，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路依次對(duì)n位數(shù)模轉(zhuǎn)換器1～n位數(shù)模轉(zhuǎn)換器m進(jìn)行相位誤差校準(zhǔn)；在進(jìn)入補(bǔ)償模式時(shí)，n位輸入碼1～n位輸入碼m分別輸入到延遲電路1～延遲電路m，n位校準(zhǔn)碼無(wú)效，k位延遲碼有效，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路同時(shí)對(duì)n位數(shù)模轉(zhuǎn)換器1～n位數(shù)模轉(zhuǎn)換器m進(jìn)行相位補(bǔ)償。

上述電路的工作原理為：當(dāng)校準(zhǔn)模式開(kāi)啟時(shí)，控制電路通過(guò)ctrl信號(hào)首先控制鑒相器、環(huán)路濾波器、電荷域電壓放大電路和k位電荷域模數(shù)轉(zhuǎn)換器進(jìn)入校準(zhǔn)模式，同時(shí)輸出k位選擇碼給參考時(shí)鐘產(chǎn)生電路也進(jìn)入校準(zhǔn)模式；另外，輸出校準(zhǔn)控制信號(hào)時(shí)鐘1信號(hào)到延遲電路1控制第1個(gè)延遲電路進(jìn)入校準(zhǔn)模式，開(kāi)始進(jìn)行n位數(shù)模轉(zhuǎn)換器電路1的相位誤差校準(zhǔn)。

控制電路然后產(chǎn)生第一組n位校準(zhǔn)碼cali(1)和第一組k位選擇碼；第一組n位校準(zhǔn)碼cali(1)進(jìn)入延遲電路并得到n位轉(zhuǎn)換碼，n位轉(zhuǎn)換碼進(jìn)入待校準(zhǔn)的n位數(shù)模轉(zhuǎn)換器電路1，經(jīng)數(shù)模轉(zhuǎn)換得到與n位校準(zhǔn)碼對(duì)應(yīng)的差分輸出電流；參考時(shí)鐘產(chǎn)生電路在第一組k位選擇碼的控制下得到的與n位校準(zhǔn)碼對(duì)應(yīng)的第一個(gè)基準(zhǔn)時(shí)鐘；由于電流檢測(cè)電阻rd分別連接數(shù)模轉(zhuǎn)換器的差分電流輸出端，那么鑒相器電路的第一和第二輸入端會(huì)得到一個(gè)大小為voutp-voutn的輸入差分電壓；由于待校準(zhǔn)n位數(shù)模轉(zhuǎn)換器存在失調(diào)誤差，鑒相器通過(guò)比較輸入差分電壓和第一基準(zhǔn)時(shí)鐘得到相位誤差信號(hào)vp；vp信號(hào)經(jīng)過(guò)環(huán)路濾波器進(jìn)行過(guò)濾可以得到誤差電壓vi；vi被輸出到電荷域電壓放大電路并將被大，可以得到誤差電壓vop-von；k位電荷域模數(shù)轉(zhuǎn)換器將誤差電壓vop-von進(jìn)行模數(shù)轉(zhuǎn)換，可以得到第一組k位量化碼并輸出到控制電路；控制電路將接收得到第一組k位量化碼存儲(chǔ)在其內(nèi)部的k位寄存器組中，完成一種校準(zhǔn)碼條件下的相位誤差量化。

緊接著，控制電路會(huì)產(chǎn)生第二組n位校準(zhǔn)碼cali(2)和第二組k位選擇碼，第二組n位校準(zhǔn)碼cali(2)進(jìn)入延遲電路1并得到n位轉(zhuǎn)換碼，n位轉(zhuǎn)換碼進(jìn)入待校準(zhǔn)的n位數(shù)模轉(zhuǎn)換器電路，經(jīng)數(shù)模轉(zhuǎn)換得到與第二組n位校準(zhǔn)碼對(duì)應(yīng)的差分輸出電流；參考時(shí)鐘產(chǎn)生電路在k位選擇碼的控制下得到的與第二組n位校準(zhǔn)碼對(duì)應(yīng)的第二基準(zhǔn)時(shí)鐘；鑒相器通過(guò)比較第二組輸入差分電壓和第二基準(zhǔn)時(shí)鐘得到第二相位誤差信號(hào)，經(jīng)過(guò)環(huán)路濾波器和電荷域電壓放大電路可以得到第二組誤差電壓vop-von；k位電荷域模數(shù)轉(zhuǎn)換器將第二組誤差電壓vop-von進(jìn)行模數(shù)轉(zhuǎn)換，可以得到第二組k位量化碼并輸出到控制電路；控制電路將接收得到第二組k位量化碼存儲(chǔ)在其內(nèi)部的k位寄存器組中，完成第二種校準(zhǔn)碼條件下的相位誤差量化。

然后，控制電路會(huì)產(chǎn)生第三組n位校準(zhǔn)碼cali(3)和第三組k位選擇碼，并得到第三組k位量化碼，并存儲(chǔ)在其內(nèi)部的k位寄存器組中。依次循環(huán)，當(dāng)控制器產(chǎn)生第l組n位校準(zhǔn)碼cali(l)和第l組k位選擇碼，并得到第l組k位量化碼，并存儲(chǔ)在其內(nèi)部的k位寄存器組中后，控制電路內(nèi)部的運(yùn)算電路將會(huì)對(duì)存儲(chǔ)在k位寄存器組中的l組k位量化碼進(jìn)行計(jì)算得到第一組k位延遲碼?？刂齐娐反藭r(shí)會(huì)將第一組k位補(bǔ)償碼輸出到延遲電路1中，并保持第一組k位補(bǔ)償碼不變。

緊接著，控制電路輸出校準(zhǔn)控制信號(hào)時(shí)鐘2信號(hào)到延遲電路2控制第2個(gè)延遲電路進(jìn)入校準(zhǔn)模式，開(kāi)始進(jìn)行n位數(shù)模轉(zhuǎn)換器電路2的相位誤差校準(zhǔn)；所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路采用和n位數(shù)模轉(zhuǎn)換器電路1相同的校準(zhǔn)過(guò)程得到第二組k位延遲碼；控制電路同樣將第二組k位補(bǔ)償碼輸出到延遲電路2中，并保持第二組k位補(bǔ)償碼不變。依照同樣的校準(zhǔn)方式，當(dāng)控制電路將第m組k位補(bǔ)償碼輸出到延遲電路m中，并保持第m組k位補(bǔ)償碼不變，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路的校準(zhǔn)模式結(jié)束。

控制電路將延遲電路1～延遲電路m同時(shí)設(shè)置成補(bǔ)償模式，開(kāi)始對(duì)n位數(shù)模轉(zhuǎn)換器1～n位數(shù)模轉(zhuǎn)換器m的相位誤差進(jìn)行補(bǔ)償。最后，控制電路關(guān)斷n位校準(zhǔn)碼，關(guān)閉鑒相器、環(huán)路濾波器、電荷域電壓放大電路、k位電荷域模數(shù)轉(zhuǎn)換器和參考時(shí)鐘產(chǎn)生電路，所述基于電荷域信號(hào)處理的多通道dac相位誤差校準(zhǔn)電路進(jìn)入補(bǔ)償模式。

上述說(shuō)明中，n為任意正整數(shù)，k為不大于n的正整數(shù)，l為不大于2^k的正整數(shù)，m為任意正整數(shù)。上述相位誤差校準(zhǔn)過(guò)程中，控制電路同時(shí)產(chǎn)生的每一組輸出到延遲電路的n位校準(zhǔn)碼和輸出到參考時(shí)鐘產(chǎn)生電路的k位選擇碼必須一一對(duì)應(yīng)，即：第j組n位校準(zhǔn)碼必須和第j組k位選擇碼必須配合使用，j為不大于l的正整數(shù)。本發(fā)明所述數(shù)模轉(zhuǎn)換器的相位誤差校準(zhǔn)電路在實(shí)際使用過(guò)程中，對(duì)相位誤差校準(zhǔn)的精度、硬件開(kāi)銷大小和校準(zhǔn)時(shí)間長(zhǎng)短可以根據(jù)選擇不同的k和l值進(jìn)行設(shè)置，以滿足不同精度和速度數(shù)模轉(zhuǎn)換器的校準(zhǔn)精度和速度要求。

圖2所示為本發(fā)明所述鑒相器電路的一種實(shí)現(xiàn)方式。該電路由信號(hào)整形模塊和一個(gè)減法器子模塊構(gòu)成。信號(hào)整形模塊將輸入差分信號(hào)voutp和voutn進(jìn)行整形得到輸入相位，參考時(shí)鐘輸出的基準(zhǔn)時(shí)鐘作為參考相位，減法器子模塊將輸入相位和參考相位進(jìn)行相減，得到相位誤差信號(hào)vp。

圖3所示為本發(fā)明所述電荷域電壓放大電路原理圖。電荷域電壓放大電路包括：第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip、第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin、第二正端電荷存儲(chǔ)節(jié)點(diǎn)nop和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)non、一個(gè)連接在第一和第二正端電荷存儲(chǔ)節(jié)點(diǎn)nip和nop之間的正端電荷傳輸控制開(kāi)關(guān)301、一個(gè)連接在第一和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin和non之間的負(fù)端電荷傳輸控制開(kāi)關(guān)302、連接到第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip的正端電容303、連接到第二正端電荷存儲(chǔ)節(jié)點(diǎn)nop的正端容值可編程電容309、連接到第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin的負(fù)端電容304、連接到第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)non的負(fù)端容值可編程電容310、連接到第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip的第一正端電壓傳輸開(kāi)關(guān)305、連接到第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip的第二正端電壓傳輸開(kāi)關(guān)307、連接到第二正端電荷存儲(chǔ)節(jié)點(diǎn)nop的第三正端電壓傳輸開(kāi)關(guān)313和連接到第二正端電荷存儲(chǔ)節(jié)點(diǎn)nop的第四正端電壓傳輸開(kāi)關(guān)311、連接到第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin的第一負(fù)端電壓傳輸開(kāi)關(guān)306、連接到第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin的第二負(fù)端電壓傳輸開(kāi)關(guān)308、連接到第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)non的第三負(fù)端電壓傳輸開(kāi)關(guān)314和連接到第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)non的第四負(fù)端電壓傳輸開(kāi)關(guān)312。對(duì)于本發(fā)明實(shí)施例，電荷域電壓放大電路的兩個(gè)模擬電壓輸入端中任意一端連接vi，另外一端接基準(zhǔn)信號(hào)即可實(shí)現(xiàn)。

圖4所示為圖3所示電路的工作時(shí)序控制波形示意圖?？刂茣r(shí)鐘clk和clkn為相位相反時(shí)鐘，開(kāi)關(guān)控制信號(hào)clkr、clks和clkt為相位不交疊時(shí)鐘。

在t0時(shí)刻以前，所有電荷存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)著各自獨(dú)立的電荷，所有電壓傳輸開(kāi)關(guān)和電荷傳輸控制開(kāi)關(guān)均處于關(guān)閉狀態(tài)，電路處于未啟動(dòng)。

當(dāng)t0時(shí)刻到來(lái)時(shí)，clkr的狀態(tài)發(fā)生變化，clkr由低電平向高電平切換，第一正端電壓傳輸開(kāi)關(guān)307、第三正端電壓傳輸開(kāi)關(guān)311、第一負(fù)端電壓傳輸開(kāi)關(guān)308和第三負(fù)端電壓傳輸開(kāi)關(guān)312導(dǎo)通；第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip被第一正端電壓傳輸開(kāi)關(guān)復(fù)位到基準(zhǔn)電壓1vr1；第二正端電荷存儲(chǔ)節(jié)點(diǎn)nop被第三正端電壓傳輸開(kāi)關(guān)復(fù)位到基準(zhǔn)電壓2vr2；第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin被第一負(fù)端電壓傳輸開(kāi)關(guān)復(fù)位到基準(zhǔn)電壓1vr1；第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)non被第三負(fù)端電壓傳輸開(kāi)關(guān)復(fù)位到基準(zhǔn)電壓2vr2。

當(dāng)t1時(shí)刻到來(lái)時(shí)，clkr和clks的狀態(tài)發(fā)生變化，clkr變?yōu)榈碗娖?，clks由低電平向高電平切換；第一正端電壓傳輸開(kāi)關(guān)307、第三正端電壓傳輸開(kāi)關(guān)311、第一負(fù)端電壓傳輸開(kāi)關(guān)308和第三負(fù)端電壓傳輸開(kāi)關(guān)312關(guān)斷，第二正端和負(fù)端電壓傳輸開(kāi)關(guān)導(dǎo)通；第一正端電荷存儲(chǔ)節(jié)點(diǎn)nip被第二正端電壓傳輸開(kāi)關(guān)連接到輸入電壓vip；第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)nin被第二負(fù)端電壓傳輸開(kāi)關(guān)連接到輸入電壓vin；第二正端和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)no保持vr2不變。

當(dāng)t2時(shí)刻到來(lái)時(shí)，控制時(shí)鐘clks、clk和clkn的狀態(tài)發(fā)生變化，clks變?yōu)榈碗娖?，clkn由低電平向高電平切換，clk由高電平向低電平切換，此時(shí)由于各電荷存儲(chǔ)節(jié)點(diǎn)上連接的電容上所存儲(chǔ)電荷不會(huì)發(fā)生突變，所有電荷存儲(chǔ)節(jié)點(diǎn)上的電壓就會(huì)發(fā)生階躍變化，第一正端和第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)上的電壓被拉低，而第二正端和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)上的電壓被拉高，由于此時(shí)電荷存儲(chǔ)節(jié)點(diǎn)上的電荷不存在泄放通路，第一正端和第二正端電荷存儲(chǔ)節(jié)點(diǎn)上的電壓將保持不變并且存在一個(gè)明顯的電壓差，第一負(fù)端和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)上的電壓將保持不變并且也存在一個(gè)明顯的電壓差。

當(dāng)t3時(shí)刻到來(lái)時(shí)，電荷傳輸控制開(kāi)關(guān)的開(kāi)關(guān)控制信號(hào)clkt變?yōu)楦唠娖剑姾蓚鬏斂刂崎_(kāi)關(guān)301導(dǎo)通，第一正端和第二正端電荷存儲(chǔ)節(jié)點(diǎn)間便存在一個(gè)電荷泄放通路，第一負(fù)端和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)間便存在一個(gè)電荷泄放通路，由于此時(shí)電荷存儲(chǔ)節(jié)點(diǎn)上的電壓存在一個(gè)明顯的電壓差，即vnip小于vnop，vnin小于vnon，該電壓差的存在會(huì)導(dǎo)致存儲(chǔ)節(jié)點(diǎn)之間產(chǎn)生感生電場(chǎng)，導(dǎo)致電荷存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)的電荷在感生電場(chǎng)的作用下發(fā)生轉(zhuǎn)移，假設(shè)電荷以電子的形式運(yùn)動(dòng)，則會(huì)引起第一正端和第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)的電壓升高，第二正端和第二負(fù)端電荷存儲(chǔ)節(jié)的電壓降低，隨著電荷的不斷轉(zhuǎn)移兩電荷存儲(chǔ)節(jié)點(diǎn)之間的電壓差不斷減小，引起電荷存儲(chǔ)節(jié)點(diǎn)之間的感生電場(chǎng)逐漸減小，電荷轉(zhuǎn)移速度不斷降低，電壓變化速率也隨之降低，若兩個(gè)電荷傳輸控制開(kāi)關(guān)一直導(dǎo)通，則該電荷傳輸轉(zhuǎn)移過(guò)程將會(huì)一直持續(xù)，直到電荷存儲(chǔ)節(jié)點(diǎn)nip和nop以及nin和non之間的電壓相等，感生電場(chǎng)為0。

隨著t4時(shí)刻的到來(lái)，clkt變?yōu)榈碗娖?，電荷傳輸控制開(kāi)關(guān)關(guān)斷，電荷存儲(chǔ)節(jié)點(diǎn)之間存在電荷泄放通路被斷開(kāi)，電荷存儲(chǔ)節(jié)點(diǎn)之間的電荷轉(zhuǎn)移工作結(jié)束。由于不存在泄放通路，電荷存儲(chǔ)節(jié)點(diǎn)上的電壓將保持不變。電荷由第一正端和第一負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)向第二正端和第二負(fù)端電荷存儲(chǔ)節(jié)點(diǎn)的傳輸工作完成。

上述過(guò)程中，若電荷傳輸過(guò)程中沒(méi)有損失，假設(shè)正端電容和正端容值可編程電容的電容值分別為c303和c309，根據(jù)電荷守恒定理，t1到t4之間電荷有效傳輸，計(jì)算c303上傳出的電荷qs。

（1）

經(jīng)整理后，可得：

（2）

其中，，vl、vp和vs均為固定電壓，vl為t3時(shí)刻前nip點(diǎn)的電壓，vp為t3時(shí)刻前nop點(diǎn)的電壓；vs為t4時(shí)刻nip點(diǎn)的電壓。在電路完成設(shè)計(jì)之后，忽略基準(zhǔn)電壓變化帶來(lái)的擾動(dòng)，qt為一個(gè)常數(shù)。對(duì)公式(2)進(jìn)行差分處理后，由于電路結(jié)構(gòu)為差分結(jié)構(gòu)，正端電容和負(fù)端電容的容值大小相等，正端和負(fù)端容值可編程電容的電容值也相等，qt將被消去，得到下式：

（3）

（4）

電壓傳輸完成之后，輸出電壓與輸入電壓的關(guān)系為放大系數(shù)為-c303/c309的線性關(guān)系。

本發(fā)明中所述的電荷傳輸控制開(kāi)關(guān)可以采用發(fā)明號(hào)為201010291245.6的發(fā)明專利中所述的實(shí)施方式來(lái)實(shí)現(xiàn)，所述的電壓傳輸開(kāi)關(guān)可以采用通用mos管或者bjt開(kāi)關(guān)實(shí)現(xiàn)。

如圖5所示，本發(fā)明設(shè)計(jì)的k位電荷域模數(shù)轉(zhuǎn)換器包括：p級(jí)基于電荷域信號(hào)處理技術(shù)的流水線子級(jí)電路、最后一級(jí)（第p+1級(jí)）a-bitflash模數(shù)轉(zhuǎn)換器電路、延時(shí)同步寄存器和數(shù)字校正電路模塊。另外工作模式控制模塊也是模數(shù)轉(zhuǎn)換器工作所必須的輔助工作模塊，該模塊未在圖中標(biāo)識(shí)出來(lái)。圖5中電荷域模數(shù)轉(zhuǎn)換器電路中相鄰兩級(jí)子級(jí)電路的工作受兩組多相時(shí)鐘的控制，工作狀態(tài)完全互補(bǔ)，并且子級(jí)電路的級(jí)數(shù)和每級(jí)電路的位數(shù)k均可靈活調(diào)整。例如對(duì)于k＝14的14位模數(shù)轉(zhuǎn)換器，可以采用12級(jí)1.5bit/級(jí)＋1級(jí)2bitflash共13級(jí)的結(jié)構(gòu)，也可以采用4級(jí)2.5bit/級(jí)＋3級(jí)1.5bit/級(jí)＋1級(jí)3bitflash共8級(jí)的結(jié)構(gòu)。

本發(fā)明設(shè)計(jì)的電荷域模數(shù)轉(zhuǎn)換器包括以下內(nèi)容：p級(jí)基于電荷域信號(hào)處理技術(shù)的電荷域流水線子級(jí)電路，其用于對(duì)采樣得到的電荷包進(jìn)行各種處理完成模數(shù)轉(zhuǎn)換和余量放大，并將每一個(gè)子級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器，且每一個(gè)子級(jí)電路輸出的電荷包進(jìn)入下一級(jí)重復(fù)上述過(guò)程；最后一級(jí)（第p+1級(jí)）a-bitflash模數(shù)轉(zhuǎn)換器電路，其將第p級(jí)傳輸過(guò)來(lái)的電荷包重新轉(zhuǎn)換成電壓信號(hào)，并進(jìn)行最后一級(jí)的模數(shù)轉(zhuǎn)換工作，并將本級(jí)電路的輸出數(shù)字碼輸入到延時(shí)同步寄存器，該級(jí)電路只完成模數(shù)轉(zhuǎn)換，不進(jìn)行余量放大；延時(shí)同步寄存器，其用于對(duì)每個(gè)子流水級(jí)輸出的數(shù)字碼進(jìn)行延時(shí)對(duì)準(zhǔn)，并將對(duì)齊的數(shù)字碼輸入到數(shù)字校正模塊；數(shù)字校正電路模塊，其用于接收同步寄存器的輸出數(shù)字碼，將接收的數(shù)字碼進(jìn)行移位相加，以得到模數(shù)轉(zhuǎn)換器的r位數(shù)字輸出碼。

圖6所示即為電荷域流水線子級(jí)電路原理圖。電路由全差分的信號(hào)處理通道構(gòu)成，整個(gè)電路包括：2個(gè)本級(jí)電荷傳輸控制開(kāi)關(guān)、2個(gè)電荷存儲(chǔ)節(jié)點(diǎn)、6個(gè)連接到電荷存儲(chǔ)節(jié)點(diǎn)的電荷存儲(chǔ)電容、c個(gè)電荷比較器，c個(gè)受比較器輸出結(jié)果控制的基準(zhǔn)信號(hào)選擇電路，2b+2個(gè)電壓傳輸開(kāi)關(guān)，其中b為正整數(shù)。電路正常工作時(shí)，前級(jí)差分電荷包首先通過(guò)電荷傳輸控制開(kāi)關(guān)傳輸并存儲(chǔ)在本級(jí)電荷存儲(chǔ)節(jié)點(diǎn)，比較器對(duì)差分電荷包輸入所引起的節(jié)點(diǎn)之間的電壓差變化量與基準(zhǔn)電壓3和基準(zhǔn)電壓4進(jìn)行比較，得到本級(jí)c位量化輸出數(shù)字碼d1～db；數(shù)字輸出碼d1～db將輸出到延時(shí)同步寄存器，同時(shí)d1～db還將會(huì)分別控制本級(jí)的基準(zhǔn)信號(hào)選擇電路，使它們分別產(chǎn)生一對(duì)互補(bǔ)的基準(zhǔn)信號(hào)分別控制本級(jí)正負(fù)端電荷加減電容底板，對(duì)由前級(jí)傳輸?shù)奖炯?jí)的差分電荷包進(jìn)行相應(yīng)大小的加減處理，得到本級(jí)差分余量電荷包；最后，電路完成本級(jí)差分余量電荷包由本級(jí)向下一級(jí)傳輸，基準(zhǔn)電壓2對(duì)本級(jí)差分電荷存儲(chǔ)節(jié)點(diǎn)進(jìn)行復(fù)位，完成電荷域流水線子級(jí)電路一個(gè)完整時(shí)鐘周期的工作。其中，c為正整數(shù)。

圖6中可以看出本發(fā)明電荷域流水線子級(jí)電路除，其單端形式包括：一個(gè)電荷傳輸控制開(kāi)關(guān)，電荷傳輸控制開(kāi)關(guān)的一端接上一級(jí)電荷域流水線子級(jí)電路的電荷存儲(chǔ)節(jié)點(diǎn)，另一端是本級(jí)電路的電荷存儲(chǔ)節(jié)點(diǎn)，所述本級(jí)電路的電荷存儲(chǔ)節(jié)點(diǎn)分別通過(guò)第一電容連接控制時(shí)鐘，通過(guò)第二電容連接基準(zhǔn)信號(hào)，同時(shí)還連接到一個(gè)或多個(gè)比較器的輸入端，并通過(guò)一個(gè)電壓傳輸開(kāi)關(guān)連接到基準(zhǔn)電壓，所述基準(zhǔn)信號(hào)由一個(gè)受比較器結(jié)果控制的基準(zhǔn)信號(hào)選擇電路產(chǎn)生；所述電荷域子級(jí)流水線電路除最后一級(jí)的全差分形式由兩組連接方式相同的上述單端形式電荷域子級(jí)流水線電路互補(bǔ)連接構(gòu)成，控制時(shí)鐘的工作相位和單端形式相同。

對(duì)于圖5中本發(fā)明設(shè)計(jì)的電荷域流水線模數(shù)轉(zhuǎn)換器的最后一級(jí)（第p+1級(jí)）基于電荷域信號(hào)處理技術(shù)的流水線子級(jí)電路a-bitflash模數(shù)轉(zhuǎn)換器電路，該子級(jí)電路將只需對(duì)接收到的電荷包進(jìn)行最后一級(jí)的模數(shù)轉(zhuǎn)換工作，并將本級(jí)電路輸出數(shù)字碼輸入到延時(shí)同步寄存器，而不進(jìn)行余量處理。去掉圖6中的基準(zhǔn)信號(hào)選擇電路和受基準(zhǔn)信號(hào)選擇電路控制的4個(gè)電容即可。上述說(shuō)明中，p和a均為不大于k任意正整數(shù)。

圖7所示為本發(fā)明所述參考時(shí)鐘產(chǎn)生電路結(jié)構(gòu)框圖。所述參考時(shí)鐘產(chǎn)生電路包括：一個(gè)可編程頻率調(diào)整電路和一個(gè)可編程占空比調(diào)整電路。所述可編程頻率調(diào)整電路和所述可編程占空比調(diào)整電路均受k位選擇碼控制。在k位選擇碼的控制下，頻率和占空比固定的輸入時(shí)鐘先后經(jīng)過(guò)所述可編程頻率調(diào)整電路和所述可編程占空比調(diào)整電路之后，即可得到不同頻率和占空比的基準(zhǔn)時(shí)鐘clkref。

圖8所示為本發(fā)明所述延遲電路結(jié)構(gòu)框圖。所述延遲電路內(nèi)部包括：延時(shí)緩沖單元1～延時(shí)緩沖單元n和k位延遲寄存器1～k位延遲寄存器n。k位延遲寄存器1～k位延遲寄存器n的延遲碼輸入端全部連接到k位延遲碼，控制信號(hào)輸入端全部連接到時(shí)鐘x，x為不大于m的正整數(shù)；延時(shí)緩沖單元1～延時(shí)緩沖單元n的延遲碼輸入端分別連接到k位延遲寄存器1～k位延遲寄存器n的延遲碼輸出端，延時(shí)緩沖單元1～延時(shí)緩沖單元n的數(shù)據(jù)輸出端分別連接到第1位轉(zhuǎn)換碼～第n位轉(zhuǎn)換碼并輸出，延時(shí)緩沖單元1～延時(shí)緩沖單元n的第一控制信號(hào)輸入端全部連接到ctrln，延時(shí)緩沖單元1～延時(shí)緩沖單元n的第二控制信號(hào)輸入端全部連接到時(shí)鐘x。其中，時(shí)鐘x和ctrln為反向時(shí)鐘，時(shí)鐘x為控制電路所輸出校準(zhǔn)控制信號(hào)時(shí)鐘1~時(shí)鐘m中的任意一個(gè)。

延遲電路在時(shí)鐘x信號(hào)的控制下可工作于校準(zhǔn)和補(bǔ)償模式兩種模式。在校準(zhǔn)模式下時(shí)，時(shí)鐘x信號(hào)有效，第1位轉(zhuǎn)換碼～第n位輸入碼無(wú)效，輸入碼對(duì)于n位轉(zhuǎn)換碼的輸出無(wú)任何影響，第1位校準(zhǔn)碼～第n位校準(zhǔn)碼分別經(jīng)延時(shí)緩沖電路1～延時(shí)緩沖電路n后得到第1位轉(zhuǎn)換碼～第n位轉(zhuǎn)換碼并輸出，k位延遲碼被輸入到k位延遲寄存器1～k位延遲寄存器n中并被鎖存保持不變。在補(bǔ)償模式下時(shí)，ctrln信號(hào)有效，第1位轉(zhuǎn)換碼～第n位輸入碼有效，并經(jīng)延時(shí)緩沖電路后得到第1位轉(zhuǎn)換碼～第n位轉(zhuǎn)換碼并輸出，第1位校準(zhǔn)碼～第n位校準(zhǔn)碼無(wú)效，k位延遲寄存器1～k位延遲寄存器n中所存儲(chǔ)的k位延遲碼被輸入到延時(shí)緩沖電路1～延時(shí)緩沖電路n中進(jìn)行延時(shí)補(bǔ)償

圖9所示為本發(fā)明所述控制電路框圖。所述控制電路包括：核心控制電路、校準(zhǔn)碼產(chǎn)生電路、選擇碼產(chǎn)生電路、運(yùn)算電路、k位寄存器組、延遲碼輸出寄存器1～延遲碼輸出寄存器m和通道選擇電路。

所述控制電路的連接關(guān)系為：核心控制電路的第一輸出端連接到校準(zhǔn)碼產(chǎn)生電路的輸入端，核心控制電路的第二輸出端連接到通道選擇電路的控制輸入端，核心控制電路的第三輸出端連接到運(yùn)算電路的控制輸入端，核心控制電路的第四輸出端連接到選擇碼產(chǎn)生電路的控制輸入端，核心控制電路的第五輸出端連接到k位寄存器組的控制輸入端，核心控制電路的第六～第m+5輸出端產(chǎn)生校準(zhǔn)控制信號(hào)時(shí)鐘1～時(shí)鐘m，核心控制電路的輸入端連接到校準(zhǔn)啟動(dòng)控制信號(hào)；

校準(zhǔn)碼產(chǎn)生電路根據(jù)核心控制電路的控制指令產(chǎn)生n位校準(zhǔn)碼；運(yùn)算電路的數(shù)據(jù)輸入端接收k位寄存器組輸出端發(fā)送的數(shù)據(jù)，并根據(jù)核心控制電路的控制指令產(chǎn)生k位誤差碼；延遲碼輸出寄存器1～延遲碼輸出寄存器m的數(shù)據(jù)輸入端全部連接到運(yùn)算電路的k位誤差碼輸出端，延遲碼輸出寄存器1～延遲碼輸出寄存器m的控制信號(hào)輸入端分別連接校準(zhǔn)控制信號(hào)時(shí)鐘1～時(shí)鐘m，延遲碼輸出寄存器1～延遲碼輸出寄存器m的輸出端分別連接到通道選擇電路的第1～第m數(shù)據(jù)輸入端；通道選擇電路根據(jù)核心控制電路的控制指令輸出k位延遲碼到所述延遲電路1～延遲電路m；選擇碼產(chǎn)生電路根據(jù)核心控制電路的控制指令產(chǎn)生k位選擇碼；k位寄存器組的數(shù)據(jù)輸入端接收所述k位電荷域模數(shù)轉(zhuǎn)換器的輸出端發(fā)送的k位量化碼，并根據(jù)核心控制電路的控制指令將存儲(chǔ)在其內(nèi)部寄存器內(nèi)的數(shù)據(jù)發(fā)送給運(yùn)算電路。

圖9所示電路中所述的k位寄存器組，其內(nèi)部k位寄存器的個(gè)數(shù)與本發(fā)明所述數(shù)模轉(zhuǎn)換器的相位誤差校準(zhǔn)電路對(duì)單通道n位數(shù)模轉(zhuǎn)換器相位誤差檢測(cè)次數(shù)相同，必須為l。所述校準(zhǔn)控制信號(hào)時(shí)鐘1～時(shí)鐘m在校準(zhǔn)模式下，任意時(shí)刻僅有一個(gè)信號(hào)有效。所述的運(yùn)算電路對(duì)于l個(gè)k位寄存器中所存儲(chǔ)的l個(gè)k位量化碼的處理計(jì)算，可以采用量化碼誤差統(tǒng)計(jì)和求平均數(shù)的方式計(jì)算出最佳的誤差補(bǔ)償量，并產(chǎn)生k位誤差碼。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。