接收器的制造方法
【專利摘要】一種接收器，包括：數(shù)據(jù)延遲電路，將數(shù)據(jù)信號作延遲，以產生延遲數(shù)據(jù)信號；維持時間最佳化電路，該維持時間最佳化電路包括校正電路和延遲控制電路，延遲控制電路用于將時脈信號延遲一延遲時間，以產生延遲時脈信號，校正電路用于根據(jù)延遲數(shù)據(jù)信號的轉換邊緣和延遲時脈信號的轉換邊緣來產生校正脈沖信號，延遲時間根據(jù)校正脈沖信號進行調整；D型觸發(fā)器，具有數(shù)據(jù)端、時脈端以及輸出端，數(shù)據(jù)端用于接收延遲數(shù)據(jù)信號，時脈端用于接收延遲時脈信號，輸出端用于輸出取樣信號。本發(fā)明幾乎不會受制程、電壓或是溫度變異的影響，其可于不同環(huán)境中提供穩(wěn)定的性能，且兼得改良數(shù)據(jù)取樣程序的穩(wěn)定度以及確保整體系統(tǒng)的操作速度等雙重優(yōu)勢。
【專利說明】接收器
[0001]本申請是申請日為2014年11月07日、申請?zhí)枮?01410625422.8、發(fā)明名稱為“維持時間最佳化電路”的申請的分案申請。

【技術領域】
[0002]本發(fā)明關于一種維持時間最佳化電路，特別是關于維持時間最佳化電路和包括此電路的接收器。

【背景技術】
[0003]對數(shù)字電路而言，“維持時間(Hold-time) ”是指在一時脈事件發(fā)生后(例如:時脈事件可以指轉換邊緣，像是一時脈信號的上升邊緣或下降邊緣)，一數(shù)據(jù)信號所須要維持在穩(wěn)定態(tài)的最短時間。然而，設計者往往難以適當?shù)卦O定維持時間。倘若維持時間不足，則數(shù)字電路在執(zhí)行取樣時，可能會在錯誤的數(shù)據(jù)周期中去擷取信號。反之，若是維持時間太長，則數(shù)字電路的設定時間和周期時間都會被拉長，對數(shù)字信號的速度亦會造成不利的影響。


【發(fā)明內容】

[0004]在較佳實施例中，本發(fā)明提供一種維持時間最佳化電路，包括:一延遲控制電路，將一時脈信號延遲一延遲時間，以產生一延遲時脈信號，其中該延遲時間根據(jù)一校正脈沖信號來進行調整；以及一校正電路，根據(jù)一數(shù)據(jù)信號的轉換邊緣和該延遲時脈信號的轉換邊緣來產生該校正脈沖信號；其中該延遲時脈信號用于取樣該數(shù)據(jù)信號。
[0005]在一些實施例中，該數(shù)據(jù)信號包括一個位(bit)，而該校正電路包括一干擾產生電路。在一些實施例中，該干擾產生電路包括:一上升邊緣偵測器，根據(jù)該位的上升邊緣來產生一第一偵測信號；一下降邊緣偵測器，根據(jù)該位的下降邊緣來產生一第二偵測信號；一第一與門，其中該第一與門具有一第一輸入端、一第二輸入端以及一輸出端，該第一與門的該第一輸入端用于接收該第一偵測信號，而該第一與門的該第二輸入端用于接收該延遲時脈信號；一第二與門，其中該第二與門具有一第一輸入端、一第二輸入端以及一輸出端，該第二與門的該第一輸入端用于接收該第二偵測信號，而該第二與門的該第二輸入端用于接收該延遲時脈信號；以及一第一或門，其中該第一或門具有一第一輸入端、一第二輸入端以及一輸出端，該第一或門的該第一輸入端I禹接至該第一與門的該輸出端，該第一或門的該第二輸入端耦接至該第二與門的該輸出端，而該第一或門的該輸出端用于輸出該校正脈沖信號。在一些實施例中，該上升邊緣偵測器包括:一第二反相器，其中該第二反相器具有一輸入端和一輸出端，而該第二反相器的該輸入端用于接收該位；以及一第三與門，其中該第三與門具有一第一輸入端、一第二輸入端以及一輸出端，該第三與門的該第一輸入端用于接收該位，該第三與門的該第二輸入端耦接至該第二反相器的該輸出端，而該第三與門的該輸出端用于輸出該第一偵測信號。在一些實施例中，該下降邊緣偵測器包括:一第三反相器，其中該第三反相器具有一輸入端和一輸出端，而該第三反相器的該輸入端用于接收該位；以及一或非門，其中該或非門具有一第一輸入端、一第二輸入端以及一輸出端，該或非門的該第一輸入端用于接收該位，該或非門的該第二輸入端耦接至該第三反相器的該輸出端，而該或非門的該輸出端用于輸出該第二偵測信號。在一些實施例中，該數(shù)據(jù)信號包括多個位，而該校正電路包括多個干擾產生電路。在一些實施例中，每一所述干擾產生電路包括:一上升邊緣偵測器，根據(jù)所述位之一的上升邊緣來產生一第一偵測信號；一下降邊緣偵測器，根據(jù)所述位之一的下降邊緣來產生一第二偵測信號；一第一與門，其中該第一與門具有一第一輸入端、一第二輸入端以及一輸出端，該第一與門的該第一輸入端用于接收該第一偵測信號，而該第一與門的該第二輸入端用于接收該延遲時脈信號；一第二與門，其中該第二與門具有一第一輸入端、一第二輸入端以及一輸出端，該第二與門的該第一輸入端用于接收該第二偵測信號，而該第二與門的該第二輸入端用于接收該延遲時脈信號；以及一第一或門，其中該第一或門具有一第一輸入端、一第二輸入端以及一輸出端，該第一或門的該第一輸入端耦接至該第一與門的該輸出端，而該第一或門的該第二輸入端耦接至該第二與門的該輸出端。在一些實施例中，該校正電路還包括一第二或門，該第二或門具有多個輸入端和一輸出端，該第二或門的所述輸入端分別耦接至所述干擾產生電路的所有所述第一或門的所述輸出端，而該第二或門的該輸出端用于輸出該校正脈沖信號。在一些實施例中，該上升邊緣偵測器包括:一第二反相器，其中該第二反相器具有一輸入端和一輸出端，而該第二反相器的該輸入端用于接收所述位之一；以及一第三與門，其中該第三與門具有一第一輸入端、一第二輸入端以及一輸出端，該第三與門的該第一輸入端用于接收所述位之一，該第三與門的該第二輸入端I禹接至該第二反相器的該輸出端，而該第三與門的該輸出端用于輸出該第一偵測信號。在一些實施例中，該下降邊緣偵測器包括:一第三反相器，其中該第三反相器具有一輸入端和一輸出端，而該第三反相器的該輸入端用于接收所述位之一；以及一或非門，其中該或非門具有一第一輸入端、一第二輸入端以及一輸出端，該或非門的該第一輸入端用于接收所述位之一，該或非門的該第二輸入端耦接至該第三反相器的該輸出端，而該或非門的該輸出端用于輸出該第二偵測信號。在一些實施例中，該延遲控制電路包括:一第一切換器，其中該第一切換器具有一第一端和一第二端，該第一切換器的該第一端耦接至一控制節(jié)點，而該第一切換器的該第二端耦接至一直流電壓源；一第二切換器，其中該第二切換器具有一第一端和一第二端，該第二切換器的該第一端稱接至一電流源，而該第二切換器的該第二端耦接至該控制節(jié)點；一電容器，其中該電容器具有一第一端和一第二端，該電容器的該第一端耦接至該控制節(jié)點，而該電容器的該第二端耦接至一接地電位；以及一電壓控制延遲電路，將該時脈信號延遲該延遲時間，并產生該延遲時脈信號，其中該延遲時間由該控制節(jié)點的一控制電位所決定。在一些實施例中，當該維持時間最佳化電路已經通電時，該第一切換器即由導通狀態(tài)切換為斷路狀態(tài)并維持于斷路狀態(tài)，其中每次當該第二切換器接收到等于高邏輯電平的該校正脈沖信號時，該第二切換器即導通，而其中每次當該第二切換器接收到等于低邏輯電平的該校正脈沖信號時，該第二切換器即斷開。在一些實施例中，若該控制電位上升，則該延遲時間將縮短。在一些實施例中，該延遲控制電路包括:一計數(shù)器，計數(shù)一數(shù)字，其中每次當該計數(shù)器接收到等于高邏輯電平的該校正脈沖信號時，該計數(shù)器即增加該數(shù)字；以及一數(shù)字控制延遲電路，將該時脈信號延遲該延遲時間，并產生該延遲時脈信號，其中該延遲時間由該數(shù)字所決定。在一些實施例中，若該數(shù)字上升，則該延遲時間將縮短。
[0006]在較佳實施例中，本發(fā)明還提供一種接收器，包括:一數(shù)據(jù)延遲電路、一維持時間最佳化電路以及一 D型觸發(fā)器。該數(shù)據(jù)延遲電路將一數(shù)據(jù)信號作延遲，以產生一延遲數(shù)據(jù)信號。該維持時間最佳化電路，包括:一延遲控制電路，將一時脈信號延遲一延遲時間，以產生一延遲時脈信號，其中該延遲時間根據(jù)一校正脈沖信號來進行調整；以及一校正電路，根據(jù)該延遲數(shù)據(jù)信號的轉換邊緣和該延遲時脈信號的轉換邊緣來產生該校正脈沖信號。該D型觸發(fā)器具有一數(shù)據(jù)端、一時脈端以及一輸出端，該D型觸發(fā)器的該數(shù)據(jù)端用于接收該延遲數(shù)據(jù)信號，該D型觸發(fā)器的該時脈端用于接收該延遲時脈信號，而該D型觸發(fā)器的該輸出端用于輸出一取樣信號。
[0007]本發(fā)明的維持時間最佳化電路幾乎不會受制程、電壓或是溫度變異的影響，其可于不同環(huán)境中提供穩(wěn)定的性能，且兼得改良數(shù)據(jù)取樣程序的穩(wěn)定度以及確保整體系統(tǒng)的操作速度等雙重優(yōu)勢。

【專利附圖】

【附圖說明】
[0008]圖1顯示根據(jù)本發(fā)明一實施例所述的維持時間最佳化電路的示意圖。
[0009]圖2A顯示根據(jù)本發(fā)明一實施例所述的校正電路的示意圖。
[0010]圖2B顯示根據(jù)本發(fā)明一實施例所述的干擾產生電路的示意圖。
[0011]圖3顯示根據(jù)本發(fā)明一實施例所述的校正電路的示意圖。
[0012]圖4A顯示根據(jù)本發(fā)明一實施例所述的延遲控制電路的示意圖。
[0013]圖4B顯示根據(jù)本發(fā)明一實施例所述的控制電位和延遲時間的關系圖。
[0014]圖5A顯示根據(jù)本發(fā)明一實施例所述的延遲控制電路的示意圖。
[0015]圖5B顯示根據(jù)本發(fā)明一實施例所述的數(shù)字和延遲時間的關系圖。
[0016]圖6顯示根據(jù)本發(fā)明一實施例所述的包括維持時間最佳化電路的接收器的示意圖。
[0017]圖7A顯示根據(jù)本發(fā)明一實施例所述的接收器的信號波形圖。
[0018]圖7B顯示根據(jù)本發(fā)明一實施例所述的接收器的信號波形圖。
[0019]其中，附圖中符號的簡單說明如下:
[0020]100?維持時間最佳化電路；110、210、310?校正電路；170、470、570?延遲控制電路；220、221、229?干擾產生電路；231?上升邊緣偵測器；232?下降邊緣偵測器；241?第一反相器；242?第二反相器；243?第三反相器；251?第一與門；252?第二與門；261?第一或門；262?第二或門；263?或非門；471?第一切換器；472?第二切換器；473?電流源；474?直流電壓源；475?電容器；476?電壓控制延遲電路；571?計數(shù)器；576?數(shù)字控制延遲電路；600?接收器；682?數(shù)據(jù)延遲電路；684?D型觸發(fā)器；CLK?時脈信號；CLKD?延遲時脈信號；CP?校正脈沖信號；DA?數(shù)據(jù)信號；DAD?延遲數(shù)據(jù)信號；DA-B0、DA-B1、DA-B9?位；NC?控制節(jié)點；SA?取樣信號；TH?維持時間；VC?控制電位；VDD?工作電位；VSS?接地電位；τ?延遲時間。

【具體實施方式】
[0021]為讓本發(fā)明的目的、特征和優(yōu)點能更明顯易懂，下文特舉出本發(fā)明的具體實施例，并配合所附圖式，作詳細說明如下。
[0022]圖1顯示根據(jù)本發(fā)明一實施例所述的維持時間最佳化電路100的示意圖。如圖1所示，維持時間最佳化電路100至少包括一校正電路110和一延遲控制電路170。維持時間最佳化電路100可應用于一數(shù)字電路當中，例如:可取樣數(shù)據(jù)的低功率數(shù)字集成電路。此數(shù)字電路的一數(shù)據(jù)信號DA和一時脈信號CLK可以施加給維持時間最佳化電路100。延遲控制電路170可將時脈信號CLK延遲一延遲時間τ，以產生一延遲時脈信號CLKD。換言之，時脈信號CLK和延遲時脈信號CLKD可具有相同波形，但不同相位。校正電路110可根據(jù)數(shù)據(jù)信號DA和延遲時脈信號CLKD來產生一校正脈沖信號CP。延遲控制電路170的延遲時間τ可根據(jù)校正脈沖信號CP來進行最佳化。通過采用負反饋路徑，將可據(jù)以微調延遲時脈信號CLKD和數(shù)據(jù)信號DA之間的一維持時間。維持時間最佳化電路100的詳細架構和操作方式將于之后的實施例中作說明。但必須先了解的是，以下實施例僅用于舉例，其并非本發(fā)明的嚴格限制條件，本發(fā)明尚可以多種方式來實施。
[0023]圖2Α顯示根據(jù)本發(fā)明一實施例所述的校正電路210的示意圖。在圖2Α的實施例中，數(shù)據(jù)信號DA包括一個位DA-BO，而校正電路210包括一干擾產生電路220。干擾產生電路220用于偵測延遲時脈信號CLKD和位DA-BO之間的時序關系，致使校正電路210可據(jù)以產生校正脈沖信號CP。更詳細而言，校正脈沖信號CP根據(jù)前述的時序關系，來指示延遲時脈信號CLKD和數(shù)據(jù)信號DA之間是否存在不適當?shù)木S持時間。舉例而言，若維持時間不足，則校正脈沖信號CP可以上升至高邏輯電平，反之，若維持時間充足，則校正脈沖信號CP可以保持在低邏輯電平。
[0024]圖2Β顯示根據(jù)本發(fā)明一實施例所述的干擾產生電路220的示意圖，其中，數(shù)據(jù)信號DA于延遲時脈信號CLKD的上升邊緣被取樣。在圖2Β的實施例中，干擾產生電路220包括:一上升邊緣偵測器231、一下降邊緣偵測器232、一第一反相器(Inverter) 241、一第一與門(AND Gate) 251、第二與門252以及一第一或門(OR Gate) 261。上升邊緣偵測器231可偵測數(shù)據(jù)信號DA由低邏輯至高邏輯的轉換，并可根據(jù)位DA-BO來產生一第一偵測信號SDl。下降邊緣偵測器232可偵測數(shù)據(jù)信號DA由高邏輯至低邏輯的轉換，并可根據(jù)位DA-BO來產生一第二偵測信號SD2。第一反相器241具有一輸入端和一輸出端,其中第一反相器241的輸入端用于接收延遲時脈信號CLKD。第一與門251具有一第一輸入端、一第二輸入端以及一輸出端，其中第一與門251的第一輸入端用于接收第一偵測信號SD1，而第一與門251的第二輸入端I禹接至第一反相器241的輸出端。第二與門252具有一第一輸入端、一第二輸入端以及一輸出端，第二與門252的第一輸入端用于接收第二偵測信號SD2,而第二與門252的第二輸入端I禹接至第一反相器241的輸出端。第一或門261具有一第一輸入端、一第二輸入端以及一輸出端，其中第一或門261的第一輸入端I禹接至第一與門251的輸出端,第一或門261的第二輸入端I禹接至第二與門252的輸出端,而第一或門261的輸出端用于輸出校正脈沖信號CP。在一些實施例中，上升邊緣偵測器231包括一第二反相器242和一第三與門253。第二反相器242具有一輸入端和一輸出端,其中第二反相器242的輸入端用于接收位DA-ΒΟ。第三與門253具有一第一輸入端、一第二輸入端以及一輸出端,其中第三與門253的第一輸入端用于接收位DA-B0，第三與門253的第二輸入端耦接至第二反相器242的輸出端，而第三與門253的輸出端用于輸出第一偵測信號SDl。在一些實施例中，下降邊緣偵測器232包括一第三反相器243和一或非門(NOR Gate) 263。第三反相器243具有一輸入端和一輸出端，其中第三反相器243的輸入端用于接收位DA-ΒΟ?；蚍情T263具有一第一輸入端、一第二輸入端以及一輸出端，其中或非門263的第一輸入端用于接收位DA-B0,或非門263的第二輸入端I禹接至第三反相器243的輸出端,而或非門263的輸出端用于輸出第二偵測信號SD2。每次當位DA-BO產生一上升邊緣時，第一偵測信號SDl即產生一高電平脈沖，其脈沖寬度由第二反相器242所造成的電路延遲時間來決定。相似地，每次當位DA-BO產生一下降邊緣時，第二偵測信號SD2即產生一高電平脈沖，其脈沖寬度由第三反相器243所造成的電路延遲時間來決定。當位DA-BO的上升邊緣和延遲時脈信號CLKD的上升邊緣之間有差異時，第一與門251即輸出一高電平脈沖。當位DA-BO的下降邊緣和延遲時脈信號CLKD的上升邊緣之間有差異時，第二與門252即輸出一高電平脈沖。因此，當延遲時脈信號CLKD的上升邊緣落后于位DA-BO的轉換邊緣時(轉換邊緣可以指上升邊緣或是下降邊緣)，亦即，當維持時間不足時，校正脈沖信號CP為高邏輯電平。在另一些實施例中，當數(shù)據(jù)信號DA于延遲時脈信號CLKD的下降邊緣被取樣，此時，第一反相器241可以被省略掉，而第一與門251的第二輸入端和第二與門252的第二輸入端可用于直接接收延遲時脈信號CLKD。在圖2A、2B的電路結構下，若延遲時脈信號CLKD和位DA-BO之間存有不適當?shù)木S持時間，則校正脈沖信號CP即會上升至高邏輯電平；反之，則校正脈沖信號CP將保持于低邏輯電平。通過監(jiān)控來自校正電路210的校正脈沖信號CP，延遲控制電路170可以適當?shù)匚⒄{適用于延遲時脈信號CLKD的延遲時間τ，從而達成維持時間長度的最佳化程序。
[0025]圖3顯示根據(jù)本發(fā)明一實施例所述的校正電路310的示意圖。在圖3的實施例中，數(shù)據(jù)信號DA包括多個位DA-BO、DA-Bl、…、DA-B9，而校正電路310包括多個干擾產生電路220、221、…、229。干擾產生電路220、221、…、229分別用于偵測延遲時脈信號CLKD和位DA-BO、DA-B1、…、DA-B9之間的時序關系，致使校正電路310可據(jù)以產生校正脈沖信號CP。每一干擾產生電路220、221、…、229皆具有與圖2Β相似的電路結構，其規(guī)則為--位DA-BO和延遲時脈信號CLKD施加于干擾產生電路220，位DA-Bl和延遲時脈信號CLKD施加于干擾產生電路221，…，位DA-B9和延遲時脈信號CLKD施加于干擾產生電路229 (依此類推)。圖3與圖2Α、2Β的實施例的主要區(qū)別在于，圖3的校正電路310還包括一第二或門262。第二或門262具有多個輸入端和一輸出端，其中第二或門262的多個輸入端分別耦接至干擾產生電路220、221、…、229的所有第一或門的各個輸出端，而第二或門262的輸出端用于輸出校正脈沖信號CP。在圖3的電路結構下，若延遲時脈信號CLKD和位DA-B0、DA-Bl、…、DA-B9的任一個之間存有不適當?shù)木S持時間(例如:維持時間不足)，則校正脈沖信號CP即會上升至高邏輯電平；反之，則校正脈沖信號CP將維持于低邏輯電平。通過監(jiān)控來自校正電路310的校正脈沖信號CP，延遲控制電路170可以適當?shù)匚⒄{適用于延遲時脈信號CLKD的延遲時間τ，即使在有一個以上的數(shù)據(jù)位輸入維持時間最佳化電路100的情況下，其亦能達成維持時間長度的最佳化程序。必須理解的是，圖3雖然圖示恰好十個干擾產生電路處理十個數(shù)據(jù)位，其僅為舉例說明，在其他實施例中，校正電路可包括不同數(shù)目的干擾產生電路，以處理不同數(shù)目的數(shù)據(jù)位。圖3的校正電路310的其余特征皆與圖2Α、2Β的校正電路210相似，故此二實施例均可達成相似的操作效果。
[0026]圖4Α顯示根據(jù)本發(fā)明一實施例所述的延遲控制電路470的示意圖。在圖4Α的實施例中，延遲控制電路470包括:一第一切換器471、一第二切換器472、一電流源473、一直流電壓源474、一電容器475以及一電壓控制延遲(Voltage-controlled Delay, VO))電路476。電流源473的一電流輸出端用于輸出一電流。直流電壓源474具有一正極和一負極，其中直流電壓源474的負極耦接至一接地電位VSS(例如:0V)。第一切換器471具有一第一端和一第二端，其中第一切換器471的第一端稱接至一控制節(jié)點NC,而第一切換器471的第二端耦接至直流電壓源474的正極。第二切換器472具有一第一端和一第二端，其中第二切換器472的第一端耦接至電流源473的電流輸出端，而第二切換器472的第二端耦接至控制節(jié)點NC。電容器475具有一第一端和一第二端，其中電容器475的第一端耦接至控制節(jié)點NC，而電容器475的第二端耦接至接地電位VSS。電壓控制延遲電路476可將時脈信號CLK延遲一延遲時間τ，并產生延遲時脈信號CLKD。電壓控制延遲電路476可用本【技術領域】人員所知的各種常見的電壓控制延遲電路來實施。電壓控制延遲電路476的延遲時間τ可由控制節(jié)點NC的一控制電位VC所決定?？刂齐娢籚C還可由校正脈沖信號CP來進行調整。在一些實施例中，延遲控制電路470可以下列式進行操作。初始化時，第一切換器471可以是導通的，而直流電壓源474可先將電容器475的控制電位VC充電至一初始值。當維持時間最佳化電路100已經通電(Powered on)時,第一切換器471即由導通狀態(tài)切換為斷路狀態(tài)，并維持于斷路狀態(tài)。接著，第二切換器472可以選擇性地耦接或不耦接電流源473的電流輸出端至控制節(jié)點NC，以調整控制節(jié)點NC的控制電位VC。每次當?shù)诙袚Q器472接收到等于高邏輯電平的校正脈沖信號CP時，第二切換器472即導通，使得電容器475的控制電位VC因電流源473的充電而上升。反之，每次當?shù)诙袚Q器472接收到等于低邏輯電平的校正脈沖信號CP時，第二切換器472即斷開，使得電容器475的控制電位VC維持不變。
[0027]圖4B顯示根據(jù)本發(fā)明一實施例所述的控制電位VC和延遲時間τ的關系圖。大致而言，若控制電位VC上升，則延遲時間τ將會縮短。在一些實施例中，延遲時間τ和控制電位VC之間成嚴格反比關系(例如，τ XVC = kl，其中kl為一固定常數(shù)值)，但亦不僅限于此。在一些實施例中，初始的維持時間設定為盡可能地短，而此維持時間將根據(jù)校正脈沖信號CP的指示而逐漸調整變長，最終達到最佳化的值。
[0028]圖5A顯示根據(jù)本發(fā)明一實施例所述的延遲控制電路570的示意圖。在圖5A的實施例中，延遲控制電路570包括:一計數(shù)器571和一數(shù)字控制延遲(Digital-controlledDelay,DCD)電路576。計數(shù)器571可計數(shù)一數(shù)字DN，其可由多個位來表示。數(shù)字控制延遲電路576可將時脈信號CLK延遲一延遲時間τ，并產生延遲時脈信號CLKD。數(shù)字控制延遲電路576可用本【技術領域】人員所知的各種常見的數(shù)字控制延遲電路來實施。數(shù)字控制延遲電路576的延遲時間τ由數(shù)字DN所決定。數(shù)字DN還可由校正脈沖信號CP來進行調整。在一些實施例中，延遲控制電路570可以下列式進行操作。每次當計數(shù)器571接收到等于高邏輯電平的校正脈沖信號CP時，計數(shù)器571即將數(shù)字DN增加I。反之，每次當計數(shù)器571接收到等于低邏輯電平的校正脈沖信號CP時，計數(shù)器571即維持數(shù)字DN不變。
[0029]圖5Β顯示根據(jù)本發(fā)明一實施例所述的數(shù)字DN和延遲時間τ的關系圖。大致而言，若數(shù)字DN上升，則延遲時間τ將會縮短。在一些實施例中，延遲時間τ和數(shù)字DN之間成嚴格反比關系(例如，τ XDN = k2，其中k2為一固定常數(shù)值)，但亦不僅限于此。在一些實施例中，初始的維持時間設定為盡可能地短，而此維持時間將根據(jù)校正脈沖信號CP的指示而逐漸調整變長，最終達到最佳化的值。
[0030]圖6顯示根據(jù)本發(fā)明一實施例所述的包括維持時間最佳化電路100的接收器600的示意圖。在圖6的實施例中，接收器600包括一數(shù)據(jù)延遲電路682、一維持時間最佳化電路100以及一 D型觸發(fā)器(D type flip-flop) 684。數(shù)據(jù)延遲電路682可將一數(shù)據(jù)信號DA延遲一固定延遲時間，以產生一延遲數(shù)據(jù)信號DAD。如圖1的實施例所述，維持時間最佳化電路100包括一校正電路110和一延遲控制電路170。延遲控制電路170可將一時脈信號CLK延遲一延遲時間τ，以產生一延遲時脈信號CLKD。校正電路110可根據(jù)延遲數(shù)據(jù)信號DAD和延遲時脈信號CLKD來產生一校正脈沖信號CP。D型觸發(fā)器684具有一數(shù)據(jù)端、一時脈端以及一輸出端，其中D型觸發(fā)器684的數(shù)據(jù)端用于接收延遲數(shù)據(jù)信號DAD，D型觸發(fā)器684的時脈端用于接收延遲時脈信號CLKD,而D型觸發(fā)器684的輸出端用于輸出一取樣信號SA。D型觸發(fā)器684可以根據(jù)延遲時脈信號CLKD和延遲數(shù)據(jù)信號DAD執(zhí)行一數(shù)據(jù)取樣程序。舉例而言，D型觸發(fā)器684可于延遲時脈信號CLKD的每一上升邊緣對數(shù)據(jù)信號DAD作取樣動作。在圖6的實施例中，延遲控制電路170的延遲時間τ根據(jù)校正脈沖信號CP作最佳化。通過采用負反饋路徑，將可據(jù)以微調延遲時脈信號CLKD和延遲數(shù)據(jù)信號DAD之間的一維持時間。維持時間最佳化電路100的詳細架構和操作方式幾乎皆如同圖1-5Β的實施例所述的，兩者唯一差異在于，圖6的實施例改用延遲數(shù)據(jù)信號DAD代替原先的數(shù)據(jù)信號DA來輸入至維持時間最佳化電路100并進行操作。
[0031]圖7Α顯示根據(jù)本發(fā)明一實施例所述的接收器600的信號波形圖。在圖7Α的實施例中，在延遲時脈信號CLKD和延遲數(shù)據(jù)信號DAD之間的維持時間作適當調整之前，延遲時脈信號CLKD的上升邊緣可能會對齊至延遲數(shù)據(jù)信號DAD的不正確的周期。舉例而言，如圖7Α所示，其維持時間為負值，亦即，每次在延遲時脈信號CLKD的上升邊緣出現(xiàn)之前，延遲數(shù)據(jù)信號DAD就已改變其狀態(tài)，這使得D型觸發(fā)器684的取樣信號SA會含有于錯誤時間點取樣的錯誤數(shù)據(jù)。在此情況下，校正電路110的校正脈沖信號CP會包括許多高邏輯電平的區(qū)間，以指示目前的維持時間是不可接受的(例如:維持時間不足)。
[0032]圖7Β顯示根據(jù)本發(fā)明一實施例所述的接收器600的信號波形圖。在圖7Β的實施例中，在延遲時脈信號CLKD和延遲數(shù)據(jù)信號DAD之間的維持時間TH已經作適當調整之后，延遲時脈信號CLKD的上升邊緣即可對齊至延遲數(shù)據(jù)信號DAD的正確周期內。舉例而言，如圖7Β所示，其調整后的維持時間TH為足夠大小的正值，每次在延遲時脈信號CLKD的上升邊緣出現(xiàn)之后且對應的維持時間TH屆滿時，延遲數(shù)據(jù)信號DAD方才改變其狀態(tài)，這使得D型觸發(fā)器684的取樣信號SA僅包括于正確的取樣數(shù)據(jù)。在此情況下，校正電路110的校正脈沖信號CP將會恒保持于低邏輯電平，以指示目前的維持時間是可接受的。
[0033]本發(fā)明的維持時間最佳化電路100可應用于多種數(shù)字電路，特別是數(shù)字轉換模擬電路。本發(fā)明的維持時間最佳化電路100幾乎不會受制程、電壓或是溫度變異的影響，其可于不同環(huán)境中提供穩(wěn)定的性能。本發(fā)明可用于最佳化數(shù)字電路的維持時間長度，其可兼得改良數(shù)據(jù)取樣程序的穩(wěn)定度以及確保整體系統(tǒng)的操作速度等雙重優(yōu)勢。
[0034]本發(fā)明可以僅包括圖1-7Β的任何一或多個實施例的任何一或多個特征。換言之，并非所有圖示的特征都必須同時實施于本發(fā)明的維持時間最佳化電路和接收器當中。
[0035]在本說明書以及申請專利范圍中的序數(shù)，例如“第一”、“第二”、“第三”等等，彼此之間并沒有順序上的先后關系，其僅用于標示區(qū)分兩個具有相同名字的不同元件。
[0036]以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
【權利要求】
1.一種接收器，其特征在于，包括: 一數(shù)據(jù)延遲電路，將一數(shù)據(jù)信號作延遲，以產生一延遲數(shù)據(jù)信號； 一維持時間最佳化電路，包括: 一延遲控制電路，將一時脈信號延遲一延遲時間，以產生一延遲時脈信號，其中該延遲時間根據(jù)一校正脈沖信號來進行調整；以及 一校正電路，根據(jù)該延遲數(shù)據(jù)信號的轉換邊緣和該延遲時脈信號的轉換邊緣來產生該校正脈沖信號；以及 一 D型觸發(fā)器,其中該D型觸發(fā)器具有一數(shù)據(jù)端、一時脈端以及一輸出端,該D型觸發(fā)器的該數(shù)據(jù)端用于接收該延遲數(shù)據(jù)信號，該D型觸發(fā)器的該時脈端用于接收該延遲時脈信號，而該D型觸發(fā)器的該輸出端用于輸出一取樣信號。
2.根據(jù)權利要求1所述的接收器，其特征在于，該延遲數(shù)據(jù)信號包括一個位，而該校正電路包括一干擾產生電路。
3.根據(jù)權利要求2所述的接收器，其特征在于，該干擾產生電路包括: 一上升邊緣偵測器，根據(jù)該位的上升邊緣來產生一第一偵測信號； 一下降邊緣偵測器，根據(jù)該位的下降邊緣來產生一第二偵測信號； 一第一與門，其中該第一與門具有一第一輸入端、一第二輸入端以及一輸出端，該第一與門的該第一輸入端用于接收該第一偵測信號，而該第一與門的該第二輸入端用于接收該延遲時脈信號； 一第二與門，其中該第二與門具有一第一輸入端、一第二輸入端以及一輸出端，該第二與門的該第一輸入端用于接收該第二偵測信號，而該第二與門的該第二輸入端用于接收該延遲時脈信號；以及 一第一或門，其中該第一或門具有一第一輸入端、一第二輸入端以及一輸出端，該第一或門的該第一輸入端耦接至該第一與門的該輸出端，該第一或門的該第二輸入端耦接至該第二與門的該輸出端，而該第一或門的該輸出端用于輸出該校正脈沖信號。
4.根據(jù)權利要求1所述的接收器，其特征在于，該延遲控制電路包括: 一第一切換器，其中該第一切換器具有一第一端和一第二端，該第一切換器的該第一端耦接至一控制節(jié)點，而該第一切換器的該第二端耦接至一直流電壓源； 一第二切換器，其中該第二切換器具有一第一端和一第二端，該第二切換器的該第一端耦接至一電流源，而該第二切換器的該第二端耦接至該控制節(jié)點； 一電容器，其中該電容器具有一第一端和一第二端，該電容器的該第一端稱接至該控制節(jié)點，而該電容器的該第二端稱接至一接地電位；以及 一電壓控制延遲電路，將該時脈信號延遲該延遲時間，并產生該延遲時脈信號，其中該延遲時間由該控制節(jié)點的一控制電位所決定。
5.根據(jù)權利要求4所述的接收器，其特征在于，該延遲控制電路包括: 一計數(shù)器，計數(shù)一數(shù)字，其中每次當該計數(shù)器接收到等于高邏輯電平的該校正脈沖信號時，該計數(shù)器即增加該數(shù)字；以及 一數(shù)字控制延遲電路，將該時脈信號延遲該延遲時間，并產生該延遲時脈信號，其中該延遲時間由該數(shù)字所決定。
【文檔編號】H03K5/13GK104363008SQ201410687616
【公開日】2015年2月18日 申請日期:2014年11月7日 優(yōu)先權日:2014年6月17日
【發(fā)明者】李永勝 申請人:上海兆芯集成電路有限公司