一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)的制作方法
【專利摘要】本實用新型涉及雷達技術(shù)領(lǐng)域，特別涉及一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，包括網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)和任意波形發(fā)生器系統(tǒng)；所述網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)包括DSP芯片、數(shù)字下變頻模塊、ADC、濾波放大電路、接收端口；所述接收端口依次連接所述濾波放大電路、ADC、數(shù)字下變頻模塊輸入口，所述數(shù)字下變頻模塊輸出連接所述DSP芯片，所述DSP芯片與計算機通訊連接；所述任意波形發(fā)生器系統(tǒng)包括FPGA、頻率合成器和發(fā)射端口；所述FPGA分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口；所述FPGA與DSP芯片互連。該雷達系統(tǒng)采用了收發(fā)系統(tǒng)相結(jié)合的方法，同時搭配有與計算機通訊的網(wǎng)絡(luò)模塊，能高速的處理并上傳回波數(shù)據(jù)，滿足雷達系統(tǒng)的指標要求。高集成、小型化。
【專利說明】
一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)
技術(shù)領(lǐng)域
[0001]本實用新型屬于雷達技術(shù)領(lǐng)域，具體涉及一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)。
【背景技術(shù)】
[0002]雷達系統(tǒng)利用電磁波來探測遠距離的目標，被廣泛應(yīng)用于軍事以及環(huán)境監(jiān)測等方面。傳統(tǒng)的雷達系統(tǒng)由多個功能模塊組成，如:發(fā)射機、接收機、同步控制器、網(wǎng)絡(luò)板等，其模塊功能獨立、結(jié)構(gòu)分散且復雜，體積龐大。近幾年，隨著電子技術(shù)的發(fā)展，微處理器DSP芯片功能不斷增強，在進行數(shù)字信號處理的同時，也開始能夠?qū)崿F(xiàn)網(wǎng)絡(luò)通訊等特殊功能。因此雷達系統(tǒng)的網(wǎng)絡(luò)模塊可以直接集成到數(shù)字接收機之上，方便通訊，簡化設(shè)計。
[0003]直接數(shù)字頻率合成技術(shù)是電信領(lǐng)域一項關(guān)鍵的數(shù)字化技術(shù)，具有高分辨率、快速轉(zhuǎn)換時間等特點，高精度的頻率合成器DDS芯片集成片上SRAM、DAC后，可直接生成雷達的任意工作波形。同時通過可編程邏輯器件FPGA進行狀態(tài)控制，可以嚴格保證波形發(fā)生的時序，實現(xiàn)同步控制以及信號發(fā)射的功能。
【實用新型內(nèi)容】
[0004]本實用新型的目的是設(shè)計的一種高集成、小型化的收發(fā)一體網(wǎng)絡(luò)化雷達系統(tǒng)，利用高性能DSP芯片實現(xiàn)了網(wǎng)絡(luò)化，采用直接數(shù)字頻率合成技術(shù)配合可編程邏輯器件實現(xiàn)任意波形發(fā)生，最后結(jié)合計算機完成對雷達系統(tǒng)工作狀態(tài)的控制。
[0005]為實現(xiàn)上述目的，本實用新型采用的技術(shù)方案是:一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，包括網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)和任意波形發(fā)生器系統(tǒng)；所述網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)包括DSP芯片、數(shù)字下變頻模塊、ADC、濾波放大電路、接收端口 ；所述接收端口依次連接所述濾波放大電路、ADC、數(shù)字下變頻模塊輸入口，所述數(shù)字下變頻模塊輸出連接所述DSP芯片，所述DSP芯片與計算機通訊連接;所述任意波形發(fā)生器系統(tǒng)包括FPGA、頻率合成器和發(fā)射端口；所述FPGA分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口；所述FPGA與DSP芯片互連。
[0006]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)中，所述接收端口包括接收端口1、接收端口 2、接收端口 3、接收端口 4，所述濾波放大電路包括濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，所述ADC包括ADCl、ADC2、ADC3、ADC4，所述數(shù)字下變頻模塊輸入口包括通道1、通道2、通道3、通道4 ；所述FPGA包括端口 A、端口 B、端口 C;所述接收端口通過接收端口 1、接收端口 2、接收端口 3、接收端口 4依次分別連接所述濾波放大電路1、濾波放大電路
2、濾波放大電路3、濾波放大電路4，ADCl、ADC2、ADC3、ADC4和數(shù)字下變頻模塊輸入口的通道
1、通道2、通道3、通道4;所述FPGA端口 A、端口 B、端口 C分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口。
[0007]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)中，所述DSP芯片通過物理層芯片、網(wǎng)口、網(wǎng)線與所述計算機通訊連接。
[0008]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)中，所述DSP芯片采用TMS320C6748，所述數(shù)字下變頻模塊采用HSP50216，所述ADC采用AD9235BRU-40，所述濾波放大電路采用0PA2340EA，所述發(fā)射端口、接收端口均采用K-MC3，所述FPGA采用EP4CE22E22C8N，所述頻率合成器采用AD9106。
[0009]網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)用于雷達回波信號的接收處理與數(shù)據(jù)上傳;接收端口同時接受四通道回波信號，經(jīng)過濾波放大電路后輸入ADC數(shù)字化，數(shù)字化的信號再通過數(shù)字下變頻模塊，最后輸出到DSP芯片中進行儲存、數(shù)字信號處理以及數(shù)據(jù)上傳。具體為:接收端口 1、接收端口 2、接收端口 3、接收端口 4依次分別連接濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，ADC1、ADC 2,ADC 3,ADC 4，數(shù)字下變頻模塊輸入口通道A、通道B、通道C、通道D ；數(shù)字下變頻模塊輸出連接DSP芯片，DSP芯片通過網(wǎng)口與計算機通訊；
[0010]任意波形發(fā)生器系統(tǒng)用于生成雷達系統(tǒng)所需的發(fā)射信號或者激勵信號;FPGA端口A、B、C分別連接數(shù)字下變頻模塊、頻率合成器、發(fā)射端口 ； FPGA與DSP互連；
[0011]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)設(shè)計有網(wǎng)絡(luò)通訊端口，TMS320C6748芯片內(nèi)置的位于數(shù)據(jù)鏈路層的以太網(wǎng)媒體訪問控制器EMAC，支持工作于MII或者RMII模式AMAC接口通過物理層芯片連接至網(wǎng)口，利用DSP芯片程序建立TCP/IP網(wǎng)絡(luò)，實現(xiàn)與計算機的通訊；
[0012]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)采用高精度頻率合成器芯片生成波形，芯片上集成SRAM、DAC，可利用存儲于SRAM中的幅值數(shù)據(jù)，控制四個通道的差分電流輸出大小。最后通過電流電壓轉(zhuǎn)換與差分放大，輸出所需任意波形；
[0013]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)采用可編程邏輯器件FPGA實現(xiàn)同步以及狀態(tài)控制，通過內(nèi)部狀態(tài)機，控制頻率合成器循環(huán)生成多頻段的任意波形；
[0014]本實用新型的有益效果是:采用了收發(fā)系統(tǒng)相結(jié)合的方法，同時搭配有與計算機通訊的網(wǎng)絡(luò)模塊，能高速的處理并上傳回波數(shù)據(jù)，滿足雷達系統(tǒng)的指標要求。且高集成、小型化。雷達系統(tǒng)的網(wǎng)絡(luò)模塊可以直接集成到數(shù)字接收機之上，方便通訊，簡化設(shè)計。
【附圖說明】

[0015]圖1為本實用新型一個實施例的原理框圖；
[0016]圖2為本實用新型一個實施例的數(shù)字接收機結(jié)構(gòu)圖；
[0017]圖3為本實用新型一個實施例的任意波形發(fā)生器結(jié)構(gòu)圖。
【具體實施方式】
[0018]下面結(jié)合附圖對本實用新型的實施方式進行詳細描述。
實施例
[0019]如圖1所示，本實施例采用如下技術(shù)方案:一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，包括網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)和任意波形發(fā)生器系統(tǒng)；所述網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)包括DSP芯片、數(shù)字下變頻模塊、ADC、濾波放大電路、接收端口 ；所述接收端口依次連接所述濾波放大電路、ADC、數(shù)字下變頻模塊輸入口，所述數(shù)字下變頻模塊輸出連接所述DSP芯片，所述DSP芯片與計算機通訊連接;所述任意波形發(fā)生器系統(tǒng)包括FPGA、頻率合成器和發(fā)射端口；所述FPGA分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口 ；所述FPGA與DSP芯片互連。
[0020]上述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)中，所述接收端口包括接收端口1、接收端口 2、接收端口 3、接收端口 4，所述濾波放大電路包括濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，所述ADC包括ADCl、ADC2、ADC3、ADC4，所述數(shù)字下變頻模塊輸入口包括通道1、通道2、通道3、通道4 ；所述FPGA包括端口 A、端口 B、端口 C;所述接收端口通過接收端口 1、接收端口 2、接收端口 3、接收端口 4依次分別連接所述濾波放大電路1、濾波放大電路
2、濾波放大電路3、濾波放大電路4，ADCl、ADC2、ADC3、ADC4和數(shù)字下變頻模塊輸入口的通道
1、通道2、通道3、通道4;所述FPGA端口 A、端口 B、端口 C分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口。所述DSP芯片通過物理層芯片、網(wǎng)口、網(wǎng)線與所述計算機通訊連接。所述DSP芯片采用TMS320C6748，所述數(shù)字下變頻模塊采用HSP50216，所述ADC采用AD9235BRU-40，所述濾波放大電路采用0PA2340EA，所述發(fā)射端口、接收端口均采用K-MC3，所述FPGA采用EP4CE22E22C8N，所述頻率合成器采用AD9106。
[0021]本實施例提供了一種收發(fā)一體網(wǎng)絡(luò)化雷達系統(tǒng)，包括網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)和任意波形發(fā)生器系統(tǒng)；
[0022]所述的網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)包括DSP芯片、數(shù)字下變頻模塊、ADC、濾波放大電路、接收端口； DSP芯片采用TMS320C6748，數(shù)字下變頻模塊采用HSP50216，ADC采用AD9235BRU-40，濾波放大電路采用0PA2340EA，發(fā)射端口、接收端口均采用K-MC3。
[0023]所述的任意波形發(fā)生器系統(tǒng)包括FPGA、頻率合成器、發(fā)射端口；FPGA采用EP4CE22E22C8N，所述頻率合成器采用AD9106，發(fā)射端口采用K-MC3。
[0024]所述的網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)用于雷達回波信號的接收處理與數(shù)據(jù)上傳;接收端口同時接受四通道回波信號，經(jīng)過濾波放大電路后輸入ADC數(shù)字化，數(shù)字化的信號再通過數(shù)字下變頻模塊，最后輸出到DSP芯片中進行儲存、數(shù)字信號處理以及數(shù)據(jù)上傳，具體為:接收端口 1、接收端口 2、接收端口 3、接收端口 4依次分別連接濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，ADC1、ADC 2,ADC 3,ADC 4，數(shù)字下變頻模塊輸入口通道A、通道B、通道C、通道D ；數(shù)字下變頻模塊輸出連接DSP芯片，DSP芯片通過網(wǎng)口與計算機通訊;接收機系統(tǒng)通道的數(shù)量可以隨雷達系統(tǒng)的需要而增多，考慮到下變頻芯片輸入端口為4個以及DSP芯片高速數(shù)據(jù)接口的數(shù)量，一般選擇四通道或者八通道來進行設(shè)計。
[0025]所述的任意波形發(fā)生器系統(tǒng)用于生成雷達系統(tǒng)所需的發(fā)射信號或者激勵信號；FPGA端口A、端口B、端口C分別連接數(shù)字下變頻模塊、頻率合成器、發(fā)射端口 ；FPGA與DSP芯片互連;頻率合成器支持四通道輸出，超過四個發(fā)射端口時，需要增加同類型頻率合成器進行拓展。
[0026]應(yīng)當理解的是，本說明書未詳細闡述的部分均屬于現(xiàn)有技術(shù)。
[0027]雖然以上結(jié)合附圖描述了本實用新型的【具體實施方式】，但是本領(lǐng)域普通技術(shù)人員應(yīng)當理解，這些僅是舉例說明，可以對這些實施方式做出多種變形或修改，而不背離本實用新型的原理和實質(zhì)。本實用新型的范圍僅由所附權(quán)利要求書限定。
【主權(quán)項】
1.一種收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，其特征在于:包括網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)和任意波形發(fā)生器系統(tǒng)；所述網(wǎng)絡(luò)化數(shù)字接收機系統(tǒng)包括DSP芯片、數(shù)字下變頻模塊、ADC、濾波放大電路、接收端口 ；所述接收端口依次連接所述濾波放大電路、ADC、數(shù)字下變頻模塊輸入口，所述數(shù)字下變頻模塊輸出連接所述DSP芯片，所述DSP芯片與計算機通訊連接;所述任意波形發(fā)生器系統(tǒng)包括FPGA、頻率合成器和發(fā)射端口；所述FPGA分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口 ；所述FPGA與DSP芯片互連。2.如權(quán)利要求1所述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，其特征在于:所述接收端口包括接收端口 1、接收端口 2、接收端口 3、接收端口 4，所述濾波放大電路包括濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，所述ADC包括ADCl、ADC2、ADC3、ADC4，所述數(shù)字下變頻模塊輸入口包括通道1、通道2、通道3、通道4 ；所述FPGA包括端口 A、端口 B、端口 C;所述接收端口通過接收端口 1、接收端口 2、接收端口 3、接收端口 4依次分別連接所述濾波放大電路1、濾波放大電路2、濾波放大電路3、濾波放大電路4，ADCl、ADC2、ADC3、ADC4和數(shù)字下變頻模塊輸入口的通道1、通道2、通道3、通道4;所述FPGA端口 A、端口 B、端口 C分別連接所述數(shù)字下變頻模塊、頻率合成器和發(fā)射端口。3.如權(quán)利要求1所述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，其特征在于:所述DSP芯片通過物理層芯片、網(wǎng)口、網(wǎng)線與所述計算機通訊連接。4.如權(quán)利要求1所述的收發(fā)一體的網(wǎng)絡(luò)化雷達系統(tǒng)，其特征在于:所述DSP芯片采用TMS320C6748，所述數(shù)字下變頻模塊采用HSP50216，所述ADC采用AD9235BRU-40，所述濾波放大電路采用0PA2 340EA，所述發(fā)射端口、接收端口均采用K-MC3，所述FPGA采用EP4CE22E22C8N，所述頻率合成器采用AD9106。
【文檔編號】G01S7/03GK205691765SQ201620616662
【公開日】2016年11月16日
【申請日】2016年6月21日 公開號201620616662.6, CN 201620616662, CN 205691765 U, CN 205691765U, CN-U-205691765, CN201620616662, CN201620616662.6, CN205691765 U, CN205691765U
【發(fā)明人】陳澤宗, 陳冠元
【申請人】武漢大學