一種運算放大器電路、運算放大器以及包絡跟隨電源的制作方法
【專利摘要】本申請公開了一種運算放大器電路，包括：第一級和第二級，第一級包括：第1至第22MOS管、第1、第2電流源以及第1、第2電容，所述第二級包括漏極相連的PMOS管和NMOS管，該運算放大器的輸入級采用交叉耦合對式結構，所述交叉耦合對的負載為共源共柵電流鏡，使得該運算放大器的I-V曲線為擴展特性，而非普通差分對的限幅特性，從而使得在靜態(tài)電流較低的條件下，也能獲得較高的壓擺率。
【專利說明】一種運算放大器電路、運算放大器以及包絡跟隨電源

【技術領域】
[0001] 本申請涉及模擬電路【技術領域】，更具體的，本申請涉及一種運算放大器電路、運算 放大器以及包絡跟隨電源。

【背景技術】
[0002] 由于3G、4G移動通信中射頻輸出信號高峰均比導致功率放大器（PA)的效率低下， 包絡跟蹤技術主要用于實現通過調制PA的電源波形以提高PA的效率，進而延長電池壽命。 目前，使用包絡跟蹤技術后，使用4G長期演進（Long Term Evolution，LTE)制式的手機電 池壽命得到明顯提尚。
[0003] 目前包絡跟蹤電源主要采用開關級與線性級并聯的技術方案。開關級采用PWM控 制的DC-DC結構，線性級采用功率運算放大器。輸出信號較低頻率的部分由開關級供電，而 頻率較高的部分由功率運放供電。但是該結構要求線性級的運算放大器在靜態(tài)電流較低 時，其壓擺率難以滿足需求。
[0004] 如何使得運算放大器在靜態(tài)電流較低時，也能獲得較高的壓擺率成為本領域技術 人員亟待解決的技術問題之一。


【發(fā)明內容】

[0005] 有鑒于此，本申請?zhí)岢鲆环N運算放大器電路，該運算放大器在靜態(tài)電流較低時，也 能獲得較高的壓擺率。
[0006] 一種運算放大器電路，包括：第一級和第二級，所述第一級包括輸入級和漏極負 載，其中：
[0007] 所述輸入級采用交叉耦合對形式，所述交叉耦合對的負載為共源共柵電流鏡；
[0008] 所述漏極負載為共源共柵負載。
[0009] 優(yōu)選的，上述運算放大器電路中，所述輸入級包括：第1至第16M0S管、第1、第2電 流源；
[0010] 所述漏極負載包括：第17至第22M0S管和第1、第2電容；
[0011] 所述第二級包括漏極相連的PM0S管和NM0S管；
[0012] 其中，所述第1、第2M0S管的柵極用于獲取輸入電源正極電壓，所述第1M0S管的 漏極接地、源極與所述第5M0S管的源極相連，所述第2M0S管的漏極與第13M0S管的漏極相 連、源極與第7M0S管的源極相連；
[0013] 所述第3、第4M0S管的柵極用于獲取輸入電源負極電壓，所述第3M0S管的源極與 第6M0S管的源極相連、漏極與第14M0S管的漏極相連，所述第4M0S管的源極與第8M0S管 的源極相連、漏極接地；
[0014] 所述第5、第6M0S管的柵極與所述第1電流源的輸出端相連，所述第5M0S管的漏 極、柵極直接相連，所述第6M0S管的漏極與第9M0S管的漏極相連；
[0015] 所述第7、第8M0S管的柵極與所述第2電流源的輸出端相連，所述第7M0S管的漏 極與第10M0S管的漏極相連，所述第8M0S管的漏極、柵極直接相連；
[0016] 所述第9、第10M0S管的柵極通過第1接口與第1浮動電流源相連，所述第9M0S管 的源極與第11M0S管的漏極相連，所述第10M0S管的源極與第12M0S管的漏極相連；
[0017] 所述第11、第12M0S管的源極用于獲取工作電壓VDD，所述第11M0S管的柵極與所 述第9M0S管的漏極相連，所述第12M0S管的柵極與所述第10M0S管的漏極相連；
[0018] 所述第13、第14M0S管的柵極通過第2接口與第2浮動電流源相連，所述第13M0S 管的源極與第15M0S管的漏極相連，所述第14M0S管的源極與第16M0S管的漏極相連；
[0019] 所述第15、第16M0S管的源極接地，所述第15M0S管的柵極與所述第13M0S管的漏 極相連，所述第16M0S管的柵極與第14M0S管的漏極相連；
[0020] 所述第17M0S管的漏極與第18M0S管的源極相連，所述第17M0S管的源極用于獲 取工作電壓VDD、柵極與所述第12M0S管的柵極相連，所述第18M0S管的漏極與第21M0S管 的源極相連、柵極與所述第10M0S管的柵極相連；
[0021] 所述第19M0S管的源極和第20M0S管的漏極相連，所述第19M0S管的漏極與第 22M0S管的源極相連、柵極與所述第14M0S管的柵極相連，所述第20M0S管的源極接地、柵極 與所述第16M0S管的柵極相連；
[0022] 所述第21M0S管的源極與所述第22M0S管的漏極相連、漏極與所述第22M0S管的 源極相連，所述第21M0S管的柵極通過第3接口與第3浮動電流源相連，所述第22M0S管的 柵極通過第4接口與第4浮動電流源相連；
[0023] 所述第二級的PM0S管的源極與工作電壓VDD相連、柵極與所述第18M0S管的漏極 相連、漏極通過第1電容與所述第18M0S管的源極相連；
[0024] 所述第二級的NM0S管的源極接地、柵極與所述第19M0S管的漏極相連、漏極通過 第2電容與所述第19M0S管的源極相連。
[0025] 優(yōu)選的，上述運算放大器電路中，所述第1至第4M0S管為PM0S管，所述第5至第 22M0S 管為 NM0S 管。
[0026] 優(yōu)選的，上述運算放大器電路中，所述第1至第20M0S管為跨導和輸出阻抗相同的 M0S 管。
[0027] 一種運算放大器，包括上述任意一項公開的運算放大器電路。
[0028] 一種包絡跟隨電源，包括上述公開的運算放大器。
[0029] 參見本申請上述公開的運算放大器電路，所述運算放大器電路輸入級的交叉耦合 對的負載采用共源共柵電流鏡、所述運算放大器電路的漏極負載采用共源共柵負載。由于 所述運算放大器的采用共源共柵電流鏡，從而使得本申請上述運算放大器的I-V曲線為擴 展特性，而非普通差分對運算放大器所呈現的限幅特性，因此，本申請上述實施例公開的運 算放大器在靜態(tài)電流較低的條件下，也能獲得較高的壓擺率。

【專利附圖】

【附圖說明】
[0030] 為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據 提供的附圖獲得其他的附圖。
[0031] 圖1為本申請實施例公開的運算放大器電路的結構圖。

【具體實施方式】
[0032] 下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；?本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他 實施例，都屬于本發(fā)明保護的范圍。
[0033] 本申請公開了一種運算放大器電路，包括：第一級和第二級，所述第一級包括輸入 級和漏極負載，相比于現有技術中的運算放大器電路，所述運算放大器電路的輸入級采用 交叉耦合對形式，所述交叉耦合對的負載為共源共柵電流鏡，所述運算放大器的電路的漏 極負載為共源共柵負載。
[0034] 相對于現有技術中標準的交叉耦合對電路，本申請上述實施例中的運算放大器的 輸入級采用交叉耦合對，其I-V曲線為擴展特性，而非普通差分對的限幅特性，從而使得在 靜態(tài)電流較低的條件下，也能獲得較高的壓擺率。同時也使得該運算放大器的增益增加了 一個MOS管的本證增益AXr。。
[0035] 本申請還公開了一種具體的運算放大器具體結構，當然，該運算放大器電路的具 體結構只是上述實施例中總體方案的一種【具體實施方式】，本領域技術人員在參見上一實施 例公開的技術方案的基礎上，能夠得到多種具體的放大器電路的實施方式，本實施例中的 方案只是其中的一種，具體的，參見圖1，本申請實施例公開的運算放大器電路，所述輸入級 包括：第1至第16MOS管（M1-M16)、第1、第2電流源（11、12);所述漏極負載包括：第17至 第22MOS管（M17-M22)和第1、第2電容（Cl、C2);所述第二級包括漏極相連的PMOS管MP 和 NMOS 管 MN ;
[0036] 其中，所述第1MOS管M1、第2MOS管的M2柵極用于獲取輸入電源正極電壓Vin+， 所述第1MOS管Ml的漏極接地、源極與所述第5MOS管M5的源極相連，所述第2MOS管M2的 漏極與第13MOS管M13的漏極相連、源極與第7MOS管M7的源極相連；
[0037] 所述第3MOS管M3、第4M0S管M4的柵極用于獲取輸入電源負極電壓Vin-，所述第 3MOS管M3的源極與第6MOS管M6的源極相連、漏極與第14M0S管M14的漏極相連，所述第 4M0S管M4的源極與第8MOS管M8的源極相連、漏極接地；
[0038] 所述第5MOS管M5、第6MOS管M6的柵極與所述第1電流源II的輸出端相連，所 述第5MOS管M5的漏極、柵極直接相連，所述第6MOS管M6的漏極與第9MOS管M9的漏極相 連；
[0039] 所述第7MOS管M7、第8MOS管M8的柵極與所述第2電流源12的輸出端相連，所述 第7MOS管M7的漏極與第10M0S管M10的漏極相連，所述第8MOS管M8的漏極、柵極直接相 連；
[0040] 所述第9MOS管M9、第10M0S管M10的柵極通過第1接口 Vbiasl與第1浮動電流 源相連，所述第9MOS管M9的源極與第11MOS管Ml 1的漏極相連，所述第10M0S管M10的源 極與第12MOS管M12的漏極相連；
[0041] 所述第11MOS管M11、第12MOS管M12的源極用于獲取工作電壓VDD，所述第11MOS 管Ml 1的柵極與所述第9MOS管M9的漏極相連，所述第12MOS管M12的柵極與所述第10M0S 管M10的漏極相連；
[0042] 所述第13M0S管M13、第14M0S管M14的柵極通過第2接口 Vbias2與第2浮動電 流源相連，所述第13M0S管M13的源極與第15M0S管M15的漏極相連，所述第14M0S管M14 的源極與第16M0S管M16的漏極相連；
[0043] 所述第15M0S管M15、第16M0S管M16的源極接地，所述第15M0S管M15的柵極與 所述第13M0S管M16的漏極相連，所述第16M0S管M16的柵極與第14M0S管M14的漏極相 連；
[0044] 所述第17M0S管M17的漏極與第18M0S管M18的源極相連，所述第17M0S管M17的 源極用于獲取工作電壓VDD、柵極與所述第12M0S管M12的柵極相連，所述第18M0S管M18 的漏極與第21M0S管M21的源極相連、柵極與所述第10M0S管M10的柵極相連；
[0045] 所述第19M0S管M19的源極和第20M0S管M20的漏極相連，所述第19M0S管M19的 漏極與第22M0S管M22的源極相連、柵極與所述第14M0S管M14的柵極相連，所述第20M0S 管M20的源極接地、柵極與所述第16M0S管M16的柵極相連；
[0046] 所述第21M0S管M21的源極與所述第22M0S管M22的漏極相連、漏極與所述第 22M0S管M22的源極相連，所述第21M0S管M21的柵極通過第3接口 Vbias3與第3浮動電 流源相連，所述第22M0S管M22的柵極通過第4接口 Vbias4與第4浮動電流源相連；
[0047] 所述第二級的PM0S管MP的源極與工作電壓VDD相連、柵極與所述第18M0S管M18 的漏極相連、漏極通過第1電容C1與所述第18M0S管M18的源極相連；
[0048] 所述第二級的NM0S管麗的源極接地、柵極與所述第19M0S管M19的漏極相連、漏 極通過第2電容C2與所述第19M0S管M19的源極相連。
[0049] 參見本申請上述實施例中的技術方案可見，1、本申請上述實施例中的運算放大器 的輸入級（M1-M16)采用交叉耦合對，其I-V曲線為擴展特性，而非普通差分對的限幅特性， 從而使得在靜態(tài)電流較低的條件下，也能獲得較高的壓擺率。2、該運算放大器的輸入級負 載為共源共柵電流鏡（M9-M22)，所述共源共柵管M9-M10、M13-M14、M18-M19的使用，使得該 運算放大器的增益增加了一個g m*r。（即M0S管的本征增益）。3、所述共源共柵管M18-M19 的使用使該運算放大器在高頻信號下，償電容C1 (第一電容）和補償電容C2(第二電容） 相當于短路，因此所述第二級的PM0S管MP與第18M0S管M18、所述NM0S管MN與第19 M0S 管M19構成并聯負反饋，降低了輸出阻抗，間接增加了輸出相關的次主極點的頻率，因此使 得該運放的高速特性明顯提高。4、由于第21M0S管M21、第22M0S管M22各自的柵極電壓以 及第21M0S管M21、第22M0S管M22的靜態(tài)電流是設計時給定的，則根據M0S管的I-V特性

【權利要求】
1. 一種運算放大器電路，包括：第一級和第二級，所述第一級包括輸入級和漏極負載， 其特征在于： 所述輸入級采用交叉禪合對形式，所述交叉禪合對的負載為共源共柵電流鏡； 所述漏極負載為共源共柵負載。
2. 根據權利要求1所述的運算放大器電路，其特征在于，所述輸入級包括；第1至第 16M0S管、第1、第2電流源； 所述漏極負載包括；第17至第22M0S管和第1、第2電容； 所述第二級包括漏極相連的PMOS管和NMOS管； 其中，所述第1、第2M0S管的柵極用于獲取輸入電源正極電壓，所述第1M0S管的漏極接 地、源極與所述第5M0S管的源極相連，所述第2M0S管的漏極與第13M0S管的漏極相連、源 極與第7M0S管的源極相連； 所述第3、第4M0S管的柵極用于獲取輸入電源負極電壓，所述第3M0S管的源極與第 6M0S管的源極相連、漏極與第14M0S管的漏極相連，所述第4M0S管的源極與第8M0S管的源 極相連、漏極接地； 所述第5、第6M0S管的柵極與所述第1電流源的輸出端相連，所述第5M0S管的漏極、柵 極直接相連，所述第6M0S管的漏極與第9M0S管的漏極相連； 所述第7、第8M0S管的柵極與所述第2電流源的輸出端相連，所述第7M0S管的漏極與 第10M0S管的漏極相連，所述第8M0S管的漏極、柵極直接相連； 所述第9、第10M0S管的柵極通過第1接口與第1浮動電流源相連，所述第9M0S管的源 極與第11M0S管的漏極相連，所述第10M0S管的源極與第12M0S管的漏極相連； 所述第11、第12M0S管的源極用于獲取工作電壓VDD，所述第11M0S管的柵極與所述第 9M0S管的漏極相連，所述第12M0S管的柵極與所述第10M0S管的漏極相連； 所述第13、第14M0S管的柵極通過第2接口與第2浮動電流源相連，所述第13M0S管的 源極與第15M0S管的漏極相連，所述第14M0S管的源極與第16M0S管的漏極相連； 所述第15、第16M0S管的源極接地，所述第15M0S管的柵極與所述第13M0S管的漏極相 連，所述第16M0S管的柵極與第14M0S管的漏極相連； 所述第17M0S管的漏極與第18M0S管的源極相連，所述第17M0S管的源極用于獲取工 作電壓V孤、柵極與所述第12M0S管的柵極相連，所述第18M0S管的漏極與第21M0S管的源 極相連、柵極與所述第10M0S管的柵極相連； 所述第19M0S管的源極和第20M0S管的漏極相連，所述第19M0S管的漏極與第22M0S 管的源極相連、柵極與所述第14M0S管的柵極相連，所述第20M0S管的源極接地、柵極與所 述第16M0S管的柵極相連； 所述第21M0S管的源極與所述第22M0S管的漏極相連、漏極與所述第22M0S管的源極 相連，所述第21M0S管的柵極通過第3接口與第3浮動電流源相連，所述第22M0S管的柵極 通過第4接口與第4浮動電流源相連； 所述PMOS管的源極與工作電壓VDD相連、柵極與所述第18M0S管的漏極相連、漏極通 過第1電容與所述第18M0S管的源極相連； 所述NMOS管的源極接地、柵極與所述第19M0S管的漏極相連、漏極通過第2電容與所 述第19M0S管的源極相連。
3. 根據權利要求2所述的運算放大器電路，其特征在于，所述第1至第4M0S管為PMOS 管，所述第5至第22M0S管為NM0S管。
4. 根據權利要求3所述的運算放大器電路，其特征在于，所述第1至第20M0S管的跨導 和輸出阻抗相同的M0S管。
5. -種運算放大器，其特征在于，包括權利要求1-4任意一項公開的運算放大器電路。
6. -種包絡跟隨電源，其特征在于，包括權利要求5所述的運算放大器。
【文檔編號】H03F3/45GK104467714SQ201410553066
【公開日】2015年3月25日 申請日期:2014年10月17日 優(yōu)先權日:2014年10月17日
【發(fā)明者】李志強, 蕭延彬, 張雪, 張海英 申請人:中國科學院微電子研究所