一種帶自校準(zhǔn)功能的延時(shí)采樣電路的制作方法
【專利摘要】本發(fā)明公開一種帶自校準(zhǔn)功能的延時(shí)采樣電路,延時(shí)采樣電路包括脈沖產(chǎn)生電路、復(fù)制路徑單元、校準(zhǔn)延時(shí)電路、邊沿采樣電路以及延時(shí)采樣控制模塊構(gòu)成。其中復(fù)制路徑單元處于可變電壓區(qū)內(nèi),而其他部分處于固定電壓區(qū)內(nèi)。本發(fā)明可用于反映芯片的時(shí)序狀況,并指導(dǎo)芯片的電壓調(diào)節(jié),電路提供兩種工作模式:自校準(zhǔn)模式和自適應(yīng)電壓調(diào)節(jié)模式。兩種模式配合自適應(yīng)電壓調(diào)節(jié)協(xié)同工作時(shí),可以有效的防止芯片在運(yùn)行過程中由于環(huán)境變化而導(dǎo)致的測量偏差,同時(shí)兼顧實(shí)時(shí)性與可靠性,能讓所監(jiān)測的電路工作在所需的最低電壓下,從而有效降低電路功耗。
【專利說明】一種帶自校準(zhǔn)功能的延時(shí)采樣電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種帶自校準(zhǔn)功能的延時(shí)采樣電路,該電路可用于反映芯片由于工藝、溫度和電壓狀況變化而發(fā)生的時(shí)序偏差狀況。整個(gè)電路由純數(shù)字邏輯實(shí)現(xiàn),屬于數(shù)字集成電路設(shè)計(jì)領(lǐng)域。
技術(shù)背景
[0002]隨著集成電路工藝尺寸的進(jìn)一步縮小以及手持移動(dòng)設(shè)備的快速發(fā)展,功耗已經(jīng)成為系統(tǒng)芯片設(shè)計(jì)中的一項(xiàng)重要指標(biāo)。在傳統(tǒng)的數(shù)字集成電路設(shè)計(jì)過程中,設(shè)計(jì)者為了應(yīng)對最差情況下的電路變化,通常選擇最壞情況作為芯片的設(shè)計(jì)條件,“最壞情況”綜合考慮了電路中可能存在的電壓抖動(dòng),溫度波動(dòng),工藝偏差(如柵長波動(dòng)、摻雜波動(dòng)等)、耦合噪聲等各種參數(shù)波動(dòng)的不利影響,但這些不利時(shí)序偏差因素實(shí)際很難同時(shí)發(fā)生,因此最壞情況可能根本不會(huì)發(fā)生,這就造成所選擇的工作電壓過于保守,從而造成不必要的功耗浪費(fèi)。
[0003]為降低電路這種過多的設(shè)計(jì)余量,近年來基于片上監(jiān)測的自適應(yīng)電壓調(diào)節(jié)方法(AdaptiveVoltageScaling, AVS)被廣泛研究,它可以有效的抑制芯片的工藝偏差,其核心思想是通過片上監(jiān)測單元將工藝、電壓和溫度變化(Process, Voltage&Temperaturevariat1n, PVT)以及噪聲、老化等因素轉(zhuǎn)化為監(jiān)測單元的時(shí)序延時(shí),然后根據(jù)延時(shí)關(guān)系動(dòng)態(tài)調(diào)節(jié)供電電壓值,從而降低芯片總功耗。
[0004]動(dòng)態(tài)電壓頻率調(diào)節(jié)技術(shù)(DynamicVoltageandFrequencyScaling,DVFS)是一種有效的低功耗技術(shù),主要根據(jù)芯片工作的具體的負(fù)載情況在預(yù)先建立好的電壓-頻率查找表中選擇合適的電壓和頻率,使芯片工作在符合當(dāng)前應(yīng)用的最低功耗下,但這種控制方式?jīng)]有對芯片工作情況的反饋機(jī)制,不能夠適應(yīng)實(shí)時(shí)的變化,調(diào)控有一定的盲目性,而且出現(xiàn)查找表以外的特殊狀況更是無從應(yīng)對,容易導(dǎo)致電壓頻率與芯片實(shí)際性能需求的不一致,功耗降低效果有限。為了克服開環(huán)控制實(shí)時(shí)性差的特點(diǎn),在此以后基于片上時(shí)序監(jiān)測的低功耗技術(shù)迅速發(fā)展,成為研究的熱點(diǎn)。
[0005]片上時(shí)序監(jiān)測技術(shù)從控制方面可分為調(diào)節(jié)電壓的自適應(yīng)電壓調(diào)節(jié)技術(shù),調(diào)節(jié)頻率的自適應(yīng)頻率調(diào)節(jié)技術(shù)(AdaptiveFrequencyScaling, AFS)以及調(diào)節(jié)襯底偏置的自適應(yīng)襯底偏置技術(shù)(AdaptiVeBodyBiaS,ABB),而從監(jiān)測方面又可分為直接監(jiān)測和間接監(jiān)測?;谥苯颖O(jiān)測方式是對芯片中實(shí)際關(guān)鍵路徑進(jìn)行監(jiān)測,與被監(jiān)測電路存在邏輯關(guān)聯(lián),并將不同PVT狀態(tài)下的變化歸結(jié)為關(guān)鍵路徑上的時(shí)序變化,從而能夠精確的反映芯片的實(shí)際工作情況。由于直接監(jiān)測法監(jiān)測的是芯片中的真實(shí)關(guān)鍵路徑,因而與設(shè)計(jì)的整體架構(gòu)聯(lián)系緊密,該方法雖然可以進(jìn)一步壓縮電路的時(shí)序裕量,但過低的供電電壓使芯片穩(wěn)定性變差,甚至發(fā)生時(shí)序錯(cuò)誤?;陂g接監(jiān)測單元的自適應(yīng)技術(shù)是指監(jiān)測單元與被被監(jiān)測電路沒有直接的邏輯聯(lián)系,監(jiān)測結(jié)果依賴于傳感器模型的精度和位置,可以反映整個(gè)被監(jiān)測電路全局PVT變化情況,但無法確定芯片中真實(shí)關(guān)鍵路徑延時(shí)是否緊張或發(fā)生違規(guī),因而設(shè)計(jì)過程中仍需留有一定的時(shí)序裕量,防止真實(shí)路徑發(fā)生時(shí)序違規(guī)。間接監(jiān)測技術(shù)的優(yōu)點(diǎn)在于,由于采樣單元與被測電路沒有邏輯上的聯(lián)系,上層調(diào)節(jié)系統(tǒng)設(shè)計(jì)復(fù)雜度較低,通用性較好。
[0006]延時(shí)采樣電路主要是用于測量時(shí)序監(jiān)測單元的延時(shí)值以反映被監(jiān)測電路的時(shí)序狀況。最簡單的設(shè)計(jì)是直接將復(fù)制路徑首尾相連形成振蕩環(huán),并用計(jì)數(shù)器對振蕩環(huán)在固定時(shí)間間隔內(nèi)周期數(shù)作統(tǒng)計(jì),得出整個(gè)延時(shí)鏈的時(shí)序狀況。這種設(shè)計(jì)簡單有效,常用于測量芯片所在工藝角,供AVS模塊校準(zhǔn)參數(shù)。但振蕩環(huán)測量的穩(wěn)定性較差,較小的環(huán)境變化都能弓I起很大的相位偏差,這種過于敏感的特性反而不利于芯片PVT的監(jiān)測;另外,由于振蕩環(huán)的周期測量需要多個(gè)時(shí)鐘周期才能完成,反應(yīng)時(shí)間比較緩慢。對于AVS設(shè)計(jì)的監(jiān)測單元而言,振蕩環(huán)的穩(wěn)定性和實(shí)時(shí)性都無法勝任。
[0007]作為監(jiān)測單元延時(shí)的工具,延時(shí)采樣電路必須確保PVT變化不會(huì)影響測量的結(jié)果,這就要求固定延時(shí)區(qū)域在不同PVT下都保持固定,否則測量出的復(fù)制路徑延時(shí)是不準(zhǔn)確的。
【發(fā)明內(nèi)容】
[0008]發(fā)明目的:由于PVT偏差的存在,傳統(tǒng)芯片設(shè)計(jì)需要留有較大的安全裕量,這些裕量造成了巨大的浪費(fèi),自適應(yīng)電壓調(diào)節(jié)技術(shù)可以有效的抑制PVT偏差,從而降低芯片功耗,而自適應(yīng)電壓調(diào)節(jié)系統(tǒng)降低功耗的效果依賴于準(zhǔn)確的延時(shí)測量。本發(fā)明的目的就在于提供一種延時(shí)采樣電路,其帶有自校準(zhǔn)功能,可以快速有效的降低測量誤差,使片上時(shí)序測量更為精確,為自適應(yīng)電壓調(diào)節(jié)系統(tǒng)提供更加準(zhǔn)確的芯片時(shí)序狀況,為芯片的電壓調(diào)節(jié)提供可靠依據(jù)。
[0009]技術(shù)方案:本發(fā)明所述的帶自校準(zhǔn)功能的延時(shí)采樣電路包括脈沖產(chǎn)生電路、復(fù)制路徑單元、校準(zhǔn)延時(shí)電路、邊沿采樣電路以及延時(shí)采樣控制模塊,
[0010]脈沖產(chǎn)生電路在延時(shí)采樣控制模塊輸出的參考時(shí)鐘控制下產(chǎn)生輸入復(fù)制路徑單元的脈沖信號和輸入邊沿采樣電路的兩種采樣時(shí)鐘;
[0011]復(fù)制路徑單元是被監(jiān)測電路關(guān)鍵路徑的副本,在延時(shí)采樣電路處于自校準(zhǔn)模式時(shí)被旁路,處于自適應(yīng)電壓調(diào)節(jié)模式時(shí)被接入電路中,其輸出連接至校準(zhǔn)延時(shí)電路;
[0012]校準(zhǔn)延時(shí)電路根據(jù)延時(shí)采樣控制模塊輸出的延時(shí)選擇信號動(dòng)態(tài)調(diào)節(jié)復(fù)制路徑單元輸出信號的延時(shí)大小,其輸出連接至邊沿采樣電路;
[0013]邊沿采樣電路在采樣時(shí)鐘的控制下對校準(zhǔn)延時(shí)電路的輸出信號進(jìn)行采樣,并將采樣結(jié)果輸出至延時(shí)采樣控制模塊;
[0014]延時(shí)采樣控制模塊包括自校準(zhǔn)控制單元和模式控制單元,模式控制單元產(chǎn)生模式選擇信號,用來控制延時(shí)采樣電路處于自校準(zhǔn)模式或自適應(yīng)電壓調(diào)節(jié)模式,控制校準(zhǔn)延時(shí)電路實(shí)現(xiàn)兩種采樣時(shí)鐘的切換以及復(fù)制路徑單元的旁路與接入;若處于自校準(zhǔn)模式,則自校準(zhǔn)控制單元根據(jù)邊沿采樣電路輸出的采樣結(jié)果調(diào)節(jié)并輸出所述延時(shí)選擇信號;若處于自適應(yīng)電壓調(diào)節(jié)模式,則模式控制單元將邊沿采樣電路輸出的采樣結(jié)果送入外部的自適應(yīng)電壓調(diào)節(jié)單元,供其對被監(jiān)測電路進(jìn)行電壓調(diào)節(jié)。
[0015]本發(fā)明還提供了如下技術(shù)方案,一種帶自校準(zhǔn)功能的延時(shí)采樣電路,包括脈沖產(chǎn)生電路、復(fù)制路徑單元、校準(zhǔn)延時(shí)電路、邊沿采樣電路以及延時(shí)采樣控制模塊,校準(zhǔn)延時(shí)電路(3)包含二選一數(shù)據(jù)選擇器MUX1、MUX2:
[0016]所述的脈沖產(chǎn)生電路由一個(gè)觸發(fā)器和一個(gè)異或邏輯單元組成,觸發(fā)器的Q非輸出端與D輸入端相連,Q輸出端與復(fù)制路徑單元的輸入端相連,Q非輸出端還連接二選一數(shù)據(jù)選擇器MUX2的一個(gè)輸入端和異或邏輯單元的一個(gè)輸入端,異或邏輯單元的另一個(gè)輸入端連接延時(shí)采樣控制模塊輸出的參考時(shí)鐘信號,異或邏輯單元的輸出端連接二選一數(shù)據(jù)選擇器MUX2的另一個(gè)輸入端;
[0017]所述的復(fù)制路徑單元是被監(jiān)測電路關(guān)鍵路徑的副本,其輸入、輸出端分別連接二選一數(shù)據(jù)選擇器MUXl的兩個(gè)輸入端;
[0018]所述的校準(zhǔn)延時(shí)電路包括M+1個(gè)四選一數(shù)據(jù)選擇器,分成兩級延時(shí)電路:第一級延時(shí)電路由I個(gè)四選一數(shù)據(jù)選擇器構(gòu)成,第二級延時(shí)電路由M個(gè)四選一數(shù)據(jù)選擇器構(gòu)成,第一級延時(shí)電路中四選一數(shù)據(jù)選擇器的每個(gè)輸入端分別串聯(lián)N個(gè)標(biāo)準(zhǔn)延時(shí)單元后首尾相連形成一條完整延時(shí)鏈,延時(shí)鏈第一個(gè)標(biāo)準(zhǔn)延時(shí)單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端;第二級延時(shí)電路中第一個(gè)四選一數(shù)據(jù)選擇器的首個(gè)輸入端連接第一級延時(shí)電路四選一數(shù)據(jù)選擇器的輸出端,其余輸入端每個(gè)串聯(lián)一個(gè)標(biāo)準(zhǔn)延時(shí)單元后首尾相連,兩級延時(shí)電路中,前一個(gè)四選一數(shù)據(jù)選擇器的輸出端連接后一個(gè)四選一數(shù)據(jù)選擇器第一個(gè)輸入端,其中,M、N滿足公式M = [N/3], [*]表示向上取整,N由PVT對延時(shí)采樣電路的偏差情況決定;
[0019]所述邊沿采樣電路由K級觸發(fā)器并聯(lián)構(gòu)成,相鄰觸發(fā)器的D輸入端之間插入標(biāo)準(zhǔn)延時(shí)單元,第一級觸發(fā)器的D輸入端連接第二級延時(shí)電路最后一個(gè)四選一數(shù)據(jù)選擇器的輸出端,各級觸發(fā)器的時(shí)鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端,各級觸發(fā)器的Q輸出端輸出采樣結(jié)果到采樣控制模塊;
[0020]所述的延時(shí)采樣控制模塊由自校準(zhǔn)控制單元和模式控制單元組成,自校準(zhǔn)控制單元的延時(shí)選擇信號輸出端分別連接校準(zhǔn)延時(shí)電路中四選一數(shù)據(jù)選擇器的控制端,模式控制單元的模式選擇信號輸出端分別連接二選一數(shù)據(jù)選擇器MUX1、MUX2的控制端。
[0021]本發(fā)明中,延時(shí)采樣電路屬于片上調(diào)節(jié),即它與被監(jiān)測的電路做在同一芯片上,從而可以實(shí)時(shí)的監(jiān)測電路的延時(shí)情況,以便更有效的發(fā)揮電壓調(diào)節(jié)的作用。電路有兩種工作模式:自校準(zhǔn)模式和自適應(yīng)電壓調(diào)節(jié)模式。自校準(zhǔn)模式用于調(diào)節(jié)延時(shí)采樣電路的自身延時(shí),以應(yīng)對工藝電壓和溫度對采樣結(jié)果的影響;自適應(yīng)電壓調(diào)節(jié)模式用于獲取復(fù)制路徑單元的延時(shí),以反映被監(jiān)測電路的時(shí)序,并將測量結(jié)果輸出給外部自適應(yīng)電壓控制單元,作為自適應(yīng)電壓控制單元對被監(jiān)測電路進(jìn)行電壓調(diào)節(jié)的依據(jù)。脈沖產(chǎn)生電路用于產(chǎn)生監(jiān)測脈沖(即輸入復(fù)制路徑單元的脈沖信號)和邊沿采樣電路的采樣時(shí)鐘,監(jiān)測脈沖為參考時(shí)鐘的二分頻,自適應(yīng)電壓調(diào)節(jié)模式下的采樣時(shí)鐘為監(jiān)測脈沖的反相信號,自校準(zhǔn)模式下的采樣時(shí)鐘是通過監(jiān)測脈沖和參考時(shí)鐘異或得到;復(fù)制路徑單元為復(fù)制的被監(jiān)測電路的關(guān)鍵路徑副本,用來模擬真實(shí)的芯片關(guān)鍵路徑延時(shí)狀況,與被監(jiān)測電路一起處于可變電壓區(qū)內(nèi),而其他部分處于固定電壓區(qū)內(nèi)使得測量準(zhǔn)確;校準(zhǔn)延時(shí)電路則是用于補(bǔ)償不同PVT對采樣單元的影響,使得固定電壓域的固定延時(shí)區(qū)域的延時(shí)保持恒定,不受PVT變化的影響,即校準(zhǔn)延時(shí)電路根據(jù)PVT的情況增加或減小校準(zhǔn)延時(shí),使延時(shí)采樣電路到固定閾值位的總延時(shí)保持半個(gè)周期長度。閾值定義為固定延時(shí)區(qū)域總長度為半個(gè)時(shí)鐘周期,對應(yīng)于采樣觸發(fā)器所處的bit位稱為閾值位。邊沿采樣電路由多級觸發(fā)器構(gòu)成,每級之間插入標(biāo)準(zhǔn)延時(shí)單元(為偶數(shù)個(gè)反相器,以保證翻轉(zhuǎn)方向一致),每一級延時(shí)單元即反相器的輸出都較前一級輸出有所延遲,各觸發(fā)器在監(jiān)測脈沖的上升沿對經(jīng)過復(fù)制路徑的延時(shí)信號進(jìn)行采樣,如果對應(yīng)的反相器已翻轉(zhuǎn),則對應(yīng)的觸發(fā)器會(huì)采樣到高電平,反之只能采到低電平。由于各個(gè)觸發(fā)器在采樣點(diǎn)處的反相器發(fā)生翻轉(zhuǎn)的時(shí)刻都不相同,且復(fù)制路徑的延時(shí)越長,翻轉(zhuǎn)時(shí)間越晚,觸發(fā)器采樣時(shí)發(fā)生翻轉(zhuǎn)的反相器個(gè)數(shù)越少,采樣的高電平數(shù)目也越少。這樣,觸發(fā)器的輸出端高電平的個(gè)數(shù)就直接反映復(fù)制路徑的延時(shí)長度,即芯片的關(guān)鍵路徑的延時(shí)長度。
[0022]本發(fā)明與現(xiàn)有技術(shù)相比,其有益效果是:
[0023]1.本發(fā)明帶有自校準(zhǔn)功能,能很好地應(yīng)對PVT偏差對延時(shí)采樣結(jié)果的影響,且可以有效的防止采樣誤差隨采樣級數(shù)的增加而累積,從而提高采樣準(zhǔn)確性。
[0024]2.與傳統(tǒng)的基于環(huán)振電路的延時(shí)采樣電路相比,本發(fā)明可以快速采集延時(shí)信息,不需要在多周期內(nèi)通過計(jì)數(shù)的方式得到延時(shí)信息。
[0025]3.本發(fā)明的延時(shí)采樣控制模塊可以在校準(zhǔn)模式和自適應(yīng)電壓調(diào)節(jié)模式之間交替工作,可以有效的防止芯片在運(yùn)行過程中由于環(huán)境變化而導(dǎo)致的測量偏差,同時(shí)兼顧實(shí)時(shí)性與可靠性:在需要降電壓時(shí)先校準(zhǔn)后降壓,在需要升電壓時(shí)先升電壓后校準(zhǔn)。
[0026]4.本發(fā)明采用全數(shù)字CMOS構(gòu)成,與被監(jiān)測電路集成在一起,可進(jìn)行實(shí)時(shí)監(jiān)測。相比于采樣模擬器件的延時(shí)監(jiān)測電路,本發(fā)明的電路設(shè)計(jì)過程兼容數(shù)字電路設(shè)計(jì)的EDA工具。
【專利附圖】
【附圖說明】
[0027]圖1為本發(fā)明的電路結(jié)構(gòu)框圖;
[0028]圖2為本發(fā)明的校準(zhǔn)延時(shí)電路結(jié)構(gòu)以及整個(gè)延時(shí)路徑的示意圖;
[0029]圖3為本發(fā)明在兩種不同模式下的各主要信號的時(shí)序圖;
[0030]圖4為本發(fā)明的邊沿采樣單元所得采樣結(jié)果示意圖;
[0031]圖5為本發(fā)明的自校準(zhǔn)電路在校準(zhǔn)目標(biāo)下的校準(zhǔn)控制字和采樣觸發(fā)器的值;
[0032]圖6為本發(fā)明的自校準(zhǔn)控制單元的控制流程圖;
[0033]圖7為本發(fā)明的自校準(zhǔn)控制電路的控制波形圖;
[0034]圖8為本發(fā)明運(yùn)用于被監(jiān)測電路的調(diào)節(jié)仿真圖。
【具體實(shí)施方式】
[0035]下面以CM0S0.18 μ m工藝下的一個(gè)具體設(shè)計(jì)實(shí)例對本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說明。
[0036]如圖1所示,本發(fā)明所述的帶自校準(zhǔn)功能的延時(shí)采樣電路,包括脈沖產(chǎn)生電路1、復(fù)制路徑單元2、校準(zhǔn)延時(shí)電路3、邊沿采樣電路4以及延時(shí)采樣控制模塊5,校準(zhǔn)延時(shí)電路3包含二選一數(shù)據(jù)選擇器MUXl、MUX2。
[0037]脈沖產(chǎn)生電路I由一個(gè)觸發(fā)器和一個(gè)異或邏輯單元組成,觸發(fā)器的Q非輸出端與D輸入端相連,輸出為參考時(shí)鐘Clock的二分頻,作為脈沖信號輸入復(fù)制路徑單兀2, Q非端信號用作自適應(yīng)調(diào)節(jié)模式的采樣時(shí)鐘Clock_aVS,Q非端信號與參考時(shí)鐘Clock相異或得到自校準(zhǔn)模式的采樣時(shí)鐘Clock_cal。
[0038]復(fù)制路徑單元2是被監(jiān)測電路關(guān)鍵路徑的副本。
[0039]校準(zhǔn)延時(shí)電路3由數(shù)據(jù)選擇器(MUX)和標(biāo)準(zhǔn)延時(shí)單元構(gòu)成,標(biāo)準(zhǔn)延時(shí)單元選自工藝庫中延時(shí)變化較為穩(wěn)定的反相器或緩沖器BUFF,由偶數(shù)個(gè)基本反相器串聯(lián)連接而成,其延時(shí)時(shí)間為標(biāo)準(zhǔn)延時(shí)時(shí)間Ttlt5其中M+1個(gè)四選一 MUX分成兩級延時(shí)電路:第一級由I個(gè)MUX構(gòu)成,第二級由M個(gè)MUX構(gòu)成。第一級校準(zhǔn)MUX每個(gè)選通端口串聯(lián)N個(gè)標(biāo)準(zhǔn)延時(shí)單元,選通端口之間首尾相連形成一條完整延時(shí)鏈,共計(jì)4N個(gè)標(biāo)準(zhǔn)延時(shí)單元,延時(shí)鏈第一個(gè)標(biāo)準(zhǔn)延時(shí)單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端;第二級延時(shí)電路第一個(gè)四選一數(shù)據(jù)選擇器的首個(gè)輸入端連接第一級延時(shí)電路四選一數(shù)據(jù)選擇器的輸出端,其余輸入端每個(gè)串聯(lián)一個(gè)標(biāo)準(zhǔn)延時(shí)單元后首尾相連,兩級延時(shí)電路中,前一個(gè)四選一數(shù)據(jù)選擇器的輸出端連接后一個(gè)四選一數(shù)據(jù)選擇器第一個(gè)輸入端,共計(jì)3M個(gè)。M、N滿足公式M= [N/3],其中[*]表示向上取整,N由PVT對延時(shí)采樣單元的偏差情況、所需監(jiān)測精度以及標(biāo)準(zhǔn)延時(shí)Ttl的大小聯(lián)合決定,偏差較大、精度較大、Ttl較小,則所需的數(shù)據(jù)選擇器數(shù)目較大。
[0040]邊沿采樣電路4由K級觸發(fā)器并聯(lián)構(gòu)成,相鄰觸發(fā)器的D輸入端之間插入標(biāo)準(zhǔn)延時(shí)單元,第一級觸發(fā)器的D輸入端連接第二級延時(shí)電路最后一個(gè)四選一數(shù)據(jù)選擇器的輸出端,各級觸發(fā)器的時(shí)鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端,各級觸發(fā)器的Q輸出端輸出采樣結(jié)果到采樣控制模塊5,各觸發(fā)器均在監(jiān)測時(shí)鐘的上升沿對監(jiān)測脈沖延時(shí)信號采樣。
[0041]延時(shí)采樣控制模塊5由自校準(zhǔn)控制單元和模式控制單元兩部分組成,延時(shí)采樣控制模塊5由通用的數(shù)字電路設(shè)計(jì)方法設(shè)計(jì)而成(例如用VerilogHDL描述其功能,可經(jīng)標(biāo)準(zhǔn)數(shù)字電路設(shè)計(jì)工具生成相應(yīng)的電路),下面具體描述其功能。自校準(zhǔn)控制單元根據(jù)采樣結(jié)果調(diào)節(jié)延時(shí)選擇信號sel_num,補(bǔ)償因不同工藝、溫度和電壓對測量電路的影響,當(dāng)模式控制單元輸出模式選擇信號seljnode = 1,整個(gè)電路處于自校準(zhǔn)模式,復(fù)制路徑單元2被旁路,邊沿采樣電路4的采樣時(shí)鐘為Clock_cal。當(dāng)模式控制單元輸出模式選擇信號sel_mode =0,整個(gè)電路處于自適應(yīng)電壓調(diào)節(jié)模式下,延時(shí)采樣電路的輸出被模式控制單元送入外部的自適應(yīng)電壓調(diào)節(jié)單元,用來調(diào)節(jié)被監(jiān)測電路的電壓,此時(shí)復(fù)制路徑單元2被接入電路,邊沿采樣電路4的采樣時(shí)鐘為Clock_avs。
[0042]本實(shí)施例為敘述方便,將閾值定義為固定延時(shí)區(qū)域總長為半個(gè)周期,對應(yīng)于采樣觸發(fā)器的bit位稱為閾值位。同時(shí)取復(fù)制路徑延時(shí)長度為真實(shí)路徑的一半,確??傃訒r(shí)不會(huì)超過一個(gè)周期。由于PVT的變化使得圖2中的固定延時(shí)單元發(fā)生變化,因而在AVS控制單元進(jìn)行電壓調(diào)節(jié)時(shí),需要首先對固定延時(shí)區(qū)域進(jìn)行校準(zhǔn)。模式選擇信號seljnode為高電平時(shí)延時(shí)采樣電路處于自校準(zhǔn)模式,為低電平時(shí)處于自適應(yīng)電壓調(diào)節(jié)模式(AVS模式)。兩種模式的波形可參見圖3,前一段為AVS模式,后一段為自校準(zhǔn)模式,二者所用的時(shí)鐘信號不同。脈沖產(chǎn)生電路根據(jù)延時(shí)采樣控制模塊5輸出的參考時(shí)鐘Clock產(chǎn)生監(jiān)測脈沖Detect_puls,當(dāng)延時(shí)采樣電路處于自適應(yīng)電壓調(diào)節(jié)模式時(shí),監(jiān)測脈沖通過復(fù)制路徑單元2進(jìn)入邊沿采樣電路,邊沿采樣電路4中的各觸發(fā)器在采樣時(shí)鐘Clock_aVS上升沿對延時(shí)信號采樣,前幾級觸發(fā)器數(shù)據(jù)來的較早,采樣結(jié)果也為高電平,隨著延時(shí)長度的增加,后級觸發(fā)器將不能在采樣時(shí)鐘上升沿得到正確的值,結(jié)果為低電平,這樣,觸發(fā)器的輸出端高電平的個(gè)數(shù)就直接反映的整個(gè)被監(jiān)測電路的延時(shí)情況。當(dāng)處于校準(zhǔn)狀態(tài)時(shí),監(jiān)測脈沖不經(jīng)由復(fù)制路徑單元2之間進(jìn)入邊沿采樣電路4,而采樣觸發(fā)器的時(shí)鐘變?yōu)镃lock_cal,相當(dāng)于在參考時(shí)鐘Clock的下降沿對脈沖信號采樣,按上面閾值位的定義,當(dāng)校準(zhǔn)延時(shí)調(diào)整到閾值位為O時(shí),其之前的延時(shí)值剛好為半個(gè)周期,使得固定延時(shí)區(qū)總延時(shí)保持不變。
[0043]本發(fā)明的具體實(shí)施方案將邊沿采樣單元的觸發(fā)器設(shè)計(jì)為20個(gè),閾值位設(shè)置成第16為,如圖4所示,后4位采樣值作為測量輔助位使用,具體設(shè)置如表I所示。
[0044]校準(zhǔn)延時(shí)電路3采用兩級延時(shí)調(diào)節(jié)的方式,第一級為粗調(diào),采用I個(gè)四選一數(shù)據(jù)選擇器(MUX)作為調(diào)節(jié)器件,校準(zhǔn)精度1TcZbit,產(chǎn)生1TcJIj^Ttl四種延時(shí)值,該級主要用于應(yīng)對不同芯片間的工藝偏差。第二級的校準(zhǔn)精度為ITcZbit,由4個(gè)(Μ = 4)四選一 MUX構(gòu)成,可以產(chǎn)生O~OTtl的10種延時(shí)值,恰好可以覆蓋第一級調(diào)節(jié)直接的間隔,使得校準(zhǔn)電路可以在1Ttl到50Τ。之間以lTQ/bit的精度進(jìn)行調(diào)節(jié)。
[0045]表1延時(shí)采樣電路設(shè)計(jì)參數(shù)
[0046]
【權(quán)利要求】
1.一種帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于包括脈沖產(chǎn)生電路(I)、復(fù)制路徑單元(2)、校準(zhǔn)延時(shí)電路(3)、邊沿采樣電路(4)以及延時(shí)采樣控制模塊(5), 脈沖產(chǎn)生電路(I)在延時(shí)米樣控制模塊(5)輸出的參考時(shí)鐘控制下產(chǎn)生輸入復(fù)制路徑單元(2)的脈沖信號和輸入邊沿采樣電路(4)的兩種采樣時(shí)鐘; 復(fù)制路徑單元(2)是被監(jiān)測電路關(guān)鍵路徑的副本,在延時(shí)采樣電路處于自校準(zhǔn)模式時(shí)被旁路,處于自適應(yīng)電壓調(diào)節(jié)模式時(shí)被接入電路中,其輸出連接至校準(zhǔn)延時(shí)電路; 校準(zhǔn)延時(shí)電路(3)根據(jù)延時(shí)采樣控制模塊(5)輸出的延時(shí)選擇信號動(dòng)態(tài)調(diào)節(jié)復(fù)制路徑單元(2)輸出信號的延時(shí)大小,其輸出連接至邊沿采樣電路(4); 邊沿采樣電路(4)在采樣時(shí)鐘的控制下對校準(zhǔn)延時(shí)電路(3)的輸出信號進(jìn)行采樣,并將采樣結(jié)果輸出至延時(shí)采樣控制模塊(5); 延時(shí)采樣控制模塊(5)包括自校準(zhǔn)控制單元和模式控制單元,模式控制單元產(chǎn)生模式選擇信號,用來控制延時(shí)采樣電路處于自校準(zhǔn)模式或自適應(yīng)電壓調(diào)節(jié)模式,控制校準(zhǔn)延時(shí)電路(3)實(shí)現(xiàn)兩種采樣時(shí)鐘的切換以及復(fù)制路徑單元(2)的旁路與接入;若處于自校準(zhǔn)模式,則自校準(zhǔn)控制單元根據(jù)邊沿采樣電路(4)輸出的采樣結(jié)果調(diào)節(jié)并輸出所述延時(shí)選擇信號;若處于自適應(yīng)電壓調(diào)節(jié)模式,則模式控制單元將邊沿采樣電路輸出的采樣結(jié)果送入外部的自適應(yīng)電壓調(diào)節(jié)單元,供其對被監(jiān)測電路進(jìn)行電壓調(diào)節(jié)。
2.一種帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于包括脈沖產(chǎn)生電路(I)、復(fù)制路徑單元(2)、校準(zhǔn)延時(shí)電路(3)、邊沿采樣電路(4)、延時(shí)采樣控制模塊(5),所述校準(zhǔn)延時(shí)電路(3)包含二選一數(shù)據(jù)選擇器MUX1、MUX2: 所述的脈沖產(chǎn)生電路(I)由一個(gè)觸發(fā)器和一個(gè)異或邏輯單元組成,觸發(fā)器的Q非輸出端與D輸入端相連,Q輸出端與復(fù)制路徑單元(2)的輸入端相連,Q非輸出端還連接二選一數(shù)據(jù)選擇器MUX2的一個(gè)輸入端和異或邏輯單元的一個(gè)輸入端,異或邏輯單元的另一個(gè)輸入端連接延時(shí)采樣控制模塊(5)輸出的參考時(shí)鐘信號,異或邏輯單元的輸出端連接二選一數(shù)據(jù)選擇器MUX2的另一個(gè)輸入端; 所述的復(fù)制路徑單元(2)是被監(jiān)測電路關(guān)鍵路徑的副本,其輸入、輸出端分別連接二選一數(shù)據(jù)選擇器MUXl的兩個(gè)輸入端; 所述的校準(zhǔn)延時(shí)電路(3)還包括M+1個(gè)四選一數(shù)據(jù)選擇器,分成兩級延時(shí)電路:第一級延時(shí)電路由I個(gè)四選一數(shù)據(jù)選擇器構(gòu)成,第二級延時(shí)電路由M個(gè)四選一數(shù)據(jù)選擇器構(gòu)成,第一級延時(shí)電路中四選一數(shù)據(jù)選擇器的每個(gè)輸入端分別串聯(lián)N個(gè)標(biāo)準(zhǔn)延時(shí)單元后首尾相連形成一條完整延時(shí)鏈,延時(shí)鏈第一個(gè)標(biāo)準(zhǔn)延時(shí)單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端;第二級延時(shí)電路中第一個(gè)四選一數(shù)據(jù)選擇器的首個(gè)輸入端連接第一級延時(shí)電路四選一數(shù)據(jù)選擇器的輸出端,其余輸入端每個(gè)串聯(lián)一個(gè)標(biāo)準(zhǔn)延時(shí)單元后首尾相連,兩級延時(shí)電路中,前一個(gè)四選一數(shù)據(jù)選擇器的輸出端連接后一個(gè)四選一數(shù)據(jù)選擇器第一個(gè)輸入端,其中,M、N滿足公式M=[N/3],[*]表示向上取整,N由PVT對延時(shí)采樣電路的偏差情況決定; 邊沿采樣電路(4)由K級觸發(fā)器并聯(lián)構(gòu)成,相鄰觸發(fā)器的D輸入端之間插入標(biāo)準(zhǔn)延時(shí)單元,第一級觸發(fā)器的D輸入端連接第二級延時(shí)電路最后一個(gè)四選一數(shù)據(jù)選擇器的輸出端,各級觸發(fā)器的時(shí)鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端,各級觸發(fā)器的Q輸出端輸出采樣結(jié)果到采樣控制模塊(5); 所述的延時(shí)采樣控制模塊(5)由自校準(zhǔn)控制單元和模式控制單元組成,自校準(zhǔn)控制單元的延時(shí)選擇信號輸出端分別連接校準(zhǔn)延時(shí)電路(3)中四選一數(shù)據(jù)選擇器的控制端,模式控制單元的模式選擇信號輸出端分別連接二選一數(shù)據(jù)選擇器MUX1、MUX2的控制端。
3.根據(jù)權(quán)利要求2所述的帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于:所述校準(zhǔn)延時(shí)電路(3)采用兩級延時(shí)調(diào)節(jié)的方式,第一級為粗調(diào),校準(zhǔn)精度NTcZbit,產(chǎn)生NTtl到4Ν?;四種延時(shí)值,其中Ttl是標(biāo)準(zhǔn)延時(shí)單元的延時(shí)時(shí)間,該級主要用于應(yīng)對不同芯片間的工藝偏差,第二級的校準(zhǔn)精度為ITcZbit,產(chǎn)生(T(N-1)Ttl的N種延時(shí)值,使得整體的校準(zhǔn)電路在NTtl到5NT。之間以lTQ/bit的精度進(jìn)行調(diào)節(jié)。
4.根據(jù)權(quán)利要求2所述的帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于:自校準(zhǔn)控制單元根據(jù)延時(shí)采樣電路所處的工作模式控制校準(zhǔn)延時(shí)電路(3)實(shí)現(xiàn)邊沿采樣電路(4)兩種采樣時(shí)鐘的切換以及復(fù)制路徑單元(2)的旁路與接入,并在延時(shí)采樣電路處于自校準(zhǔn)模式時(shí)根據(jù)邊沿采樣電路(4)輸出的采樣結(jié)果調(diào)節(jié)延時(shí)選擇信號,模式控制單元在延時(shí)采樣電路處于自適應(yīng)電壓調(diào)節(jié)模式時(shí)將邊沿采樣電路輸出的采樣結(jié)果送入外部的自適應(yīng)電壓調(diào)節(jié)單元,供其對被監(jiān)測電路進(jìn)行電壓調(diào)節(jié)。
5.根據(jù)權(quán)利要求2所述的帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于:所述延時(shí)采樣控制模塊(5)在自校準(zhǔn)模式和自適應(yīng)電壓調(diào)節(jié)模式之間交替工作,在需要降電壓時(shí)先校準(zhǔn)后降壓,在需要升電壓壓時(shí)先升電壓后校準(zhǔn)。
6.根據(jù)權(quán)利要求2所述的帶自校準(zhǔn)功能的延時(shí)采樣電路,其特征在于:所述標(biāo)準(zhǔn)延時(shí)單元由偶數(shù)個(gè)基本反相器串聯(lián)連接而成,其延時(shí)時(shí)間為標(biāo)準(zhǔn)延時(shí)時(shí)間Tc^
【文檔編號】H03K17/28GK104135256SQ201410366145
【公開日】2014年11月5日 申請日期:2014年7月29日 優(yōu)先權(quán)日:2014年7月29日
【發(fā)明者】單偉偉, 金海坤 申請人:東南大學(xué)