一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路的制作方法
【專利摘要】本實用新型公開了一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路，包括振蕩器、信號A和信號B，振蕩器連接兩個分頻器，分頻器產(chǎn)生時鐘信號CLKF和CLKS至6個D觸發(fā)器，通過組合邏輯電路發(fā)出信號CA、CB、CC、CD。本實用新型使得繼電驅(qū)動器在驅(qū)動含有感性輸出阻抗的繼電器時，并能根據(jù)繼電器的輸入感抗，調(diào)整驅(qū)動時鐘行為，使其在功耗與可靠性之間得到較好的折中。
【專利說明】—種機(jī)械繼電器驅(qū)動輸出保護(hù)電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種機(jī)械驅(qū)動器輸出保護(hù)機(jī)制，具體涉及的是一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路。
【背景技術(shù)】
[0002]繼電驅(qū)動器產(chǎn)生差分電流輸出信號，驅(qū)動繼電器，從而實現(xiàn)改變繼電狀態(tài)的目的。但在實際情況下，由于繼電器的非理想性，輸入端口含有感性阻抗，該感性阻抗使繼電驅(qū)動器產(chǎn)生的差分驅(qū)動電流無法立刻關(guān)斷，該電流給繼電驅(qū)動器帶來很大的可靠性問題。為了避免這種現(xiàn)象，常見的處理方式可以在驅(qū)動器輸出連接大的電容吸收這個電流，這種方式會導(dǎo)致輸出電流在產(chǎn)生震蕩；當(dāng)電流過大的時，該方式也效果不佳；同樣也會影響繼電器的開關(guān)響應(yīng)速度。
[0003]為此，需要一種新型的繼電驅(qū)動器電路，使得在繼電驅(qū)動器工作的時候，能夠接受較大的感性輸入的繼電器。不會因為繼電器感性輸入阻抗，產(chǎn)生可靠性或者功能失效的現(xiàn)象。
實用新型內(nèi)容
[0004]本實用新型的目的在于克服現(xiàn)有技術(shù)存在的以上問題，提供一種機(jī)械繼電驅(qū)動器輸出保護(hù)電路，使得開關(guān)時序產(chǎn)生電路和振蕩器電路產(chǎn)生一定時序的驅(qū)動信號，在開關(guān)信號切換時，控制繼電器電流的流向，從而最大程度上減小繼電器輸入感抗對驅(qū)動器的影響。
[0005]為實現(xiàn)上述技術(shù)目的，達(dá)到上述技術(shù)效果，本實用新型通過以下技術(shù)方案實現(xiàn):
[0006]一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路，包括振蕩器、信號A和信號B，所述振蕩器產(chǎn)生振蕩信號至第一分頻器和第二分頻器，所述第一分頻器產(chǎn)生時鐘信號CLKF至第一 D觸發(fā)器的CLK端和第四D觸發(fā)器的CLK端，所述第二分頻器產(chǎn)生的時鐘信號CLKS至第三D觸發(fā)器的CLK端和第六D觸發(fā)器的CLK端；所述信號A經(jīng)過第一非門將信號發(fā)送至第一與非門和第二與非門，所述第一與非門的另一輸入端連接所述第二與非門的輸出端，所述第一與非門的輸出端將信號發(fā)送至所述第一 D觸發(fā)器的D端，所述第一 D觸發(fā)器的Q端將信號發(fā)送至第二觸發(fā)器的D端和所述第二與非門的輸入端，所述第一 D觸發(fā)器的QB端發(fā)出信號NA至組合邏輯電路，所述第二觸發(fā)器的Q端連接第三觸發(fā)器的D端，所述第二觸發(fā)器的CLK端連接第五D觸發(fā)器的CLK端，所述第三觸發(fā)器的QB端連接所述第二與非門，所述第三觸發(fā)器的CLK端連接第六D觸發(fā)器的CLK端，所述第三觸發(fā)器的Q端發(fā)出信號AD至所述組合邏輯電路；所述信號B經(jīng)過第二非門將信號發(fā)送至第三與非門和第四與非門，所述第三與非門輸出端連接所述第四D觸發(fā)器的D端，所述第四D觸發(fā)器的QB端發(fā)出信號NB至所述組合邏輯電路，所述第四D觸發(fā)器的Q端連接所述第五D觸發(fā)器的D端和所述第四與非門的輸入端，所述第五D觸發(fā)器的Q端發(fā)出信號BD至所述組合邏輯電路，所述第六D觸發(fā)器的QB端連接所述第四與非門，所述組合邏輯電路發(fā)出信號CA、CB、CC、⑶。
[0007]進(jìn)一步的，所述信號CA、CB、CC、CD分別連接場效應(yīng)管PM0S1、NM0S1、PM0S2、NM0S2，所述PMOSl的源極連接電源VDD，漏極連接繼電器的OA端，柵極連接信號CA，所述NMOSl的漏極連接所述繼電器的OA端，源極接地，柵極連接信號CB ;所述電源VDD連接所述PM0S2的源極，所述PM0S2的漏極連接所述繼電器的OB端，柵極連接信號CC，所述NM0S2的源極接地，柵極連接信號CD，漏極連接繼電器的OB端，所述NMOSl的源極連接體二極管Dl的正極，所述體二極管Dl的負(fù)極接所述NMOSl的漏極，所述NM0S2的源極連接體二極管D2的正極，所述體二極管D2的負(fù)極連接所述NM0S2的漏極
[0008]本實用新型的有益效果是:
[0009]本實用新型使得繼電驅(qū)動器在驅(qū)動含有感性輸出阻抗的繼電器時，能夠保護(hù)好繼電驅(qū)動器，使其正常工作，并能根據(jù)繼電器的輸入感抗，調(diào)整驅(qū)動時鐘行為，使其在功耗與可靠性之間得到較好的折中。
【專利附圖】

【附圖說明】
[0010]圖1為本實用新型的開關(guān)信號產(chǎn)生電路圖；
[0011]圖2為圖1驅(qū)動所需的開關(guān)信號；
[0012]圖3為驅(qū)動電路圖。
[0013]圖中標(biāo)號說明:1、振蕩器，2、第一分頻器，3、第二分頻器，4、第一 D觸發(fā)器，5、第二D觸發(fā)器，6、第三D觸發(fā)器，7、第四D觸發(fā)器，8、第五D觸發(fā)器，9、第六D觸發(fā)器，10、第一非門，11、第一與非門，12、第二與非門，13、第二非門，14、第四與非門，15、第五與非門，16、組合邏輯電路。
【具體實施方式】
[0014]下面將參考附圖并結(jié)合實施例，來詳細(xì)說明本實用新型。
[0015]參照圖1所示，一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路，包括振蕩器1、信號A和信號B，所述振蕩器I產(chǎn)生振蕩信號至第一分頻器2和第二分頻器3，所述第一分頻器2產(chǎn)生時鐘信號CLKF至第一 D觸發(fā)器4的CLK端和第四D觸發(fā)器7的CLK端，所述第二分頻器3產(chǎn)生的時鐘信號CLKS至第三D觸發(fā)器6的CLK端和第六D觸發(fā)器9的CLK端；所述信號A經(jīng)過第一非門10將信號發(fā)送至第一與非門11和第二與非門12，所述第一與非門11的另一輸入端連接所述第二與非門12的輸出端，所述第一與非門11的輸出端將信號發(fā)送至所述第一D觸發(fā)器4的D端，所述第一 D觸發(fā)器4的Q端將信號發(fā)送至第二觸發(fā)器5的D端和所述第二與非門12的輸入端，所述第一 D觸發(fā)器4的QB端發(fā)出信號NA至組合邏輯電路16，所述第二觸發(fā)器5的Q端連接第三觸發(fā)器6的D端，所述第二觸發(fā)器5的CLK端連接第五D觸發(fā)器8的CLK端，所述第三觸發(fā)器6的QB端連接所述第二與非門12，所述第三觸發(fā)器6的CLK端連接第六D觸發(fā)器9的CLK端，所述第三觸發(fā)器6的Q端發(fā)出信號AD至所述組合邏輯電路16 ;所述信號B經(jīng)過第二非門13將信號發(fā)送至第三與非門15和第四與非門14，所述第三與非門15輸出端連接所述第四D觸發(fā)器7的D端，所述第四D觸發(fā)器7的QB端發(fā)出信號NB至所述組合邏輯電路16，所述第四D觸發(fā)器7的Q端連接所述第五D觸發(fā)器8的D端和所述第四與非門14的輸入端，所述第五D觸發(fā)器8的Q端發(fā)出信號BD至所述組合邏輯電路16，所述第六D觸發(fā)器9的QB端連接所述第四與非門14，所述組合邏輯電路16發(fā)出信號 CA、CB、CC、CD。[0016]參照圖3所示，所述信號CA、CB、CC、⑶分別連接場效應(yīng)管PMOSl、NMOSl、PM0S2、NM0S2,所述PMOSl的源極連接電源VDD，漏極連接繼電器的OA端，柵極連接信號CA，所述NMOSl的漏極連接所述繼電器的OA端，源極接地，柵極連接信號CB ;所述電源VDD連接所述PM0S2的源極，所述PM0S2的漏極連接所述繼電器的OB端，柵極連接信號CC，所述NM0S2的源極接地，柵極連接信號CD，漏極連接繼電器的OB端，所述NMOSl的源極連接體二極管Dl的正極，所述體二極管Dl的負(fù)極接所述NMOSl的漏極，所述NM0S2的源極連接體二極管D2的正極，所述體二極管D2的負(fù)極連接所述NM0S2的漏極
[0017]本實施例的工作原理如下:
[0018]參照圖2所示，當(dāng)CA為低電平，⑶為高電平，電流從OA流向0B，如果把CA設(shè)置為高電平，PMPSl關(guān)斷，⑶設(shè)置為低電平，NM0S2關(guān)斷。由于繼電器的感性輸入阻抗，從OA到OB的電流會維持，大小基本不變，持續(xù)一段時間.這樣就需要給電流一個通路.該設(shè)計是在PM0S1，NM0S2斷開時，改變工作時序如下:先使CA為高電平，PMOSl關(guān)斷，保持⑶為高電平，NM0S2開啟，然后非重合的使CB電平為高，NMOSl打開，讓NM0S1/NM0S2同時開啟一定時間Tl，提供反向電流通路.這時，電流會通過NMOSl的寄生體二極管Dl流入繼電器0A，通過NM0S2從OB流入地.設(shè)計的時候，通過對振蕩器的計數(shù)，來對Tl做調(diào)整，從幾個毫秒到幾十毫秒，然后通過測試來確定最佳的Tl.[0019]同理，當(dāng)CC為低電平，CB為高電平，電流從OB流向0A，如果把CC設(shè)置為高電平，PMPS2關(guān)斷，CC設(shè)置為低電平，NM0S2關(guān)斷。由于繼電器的感性輸入阻抗，從OB到OA的電流會維持，大小基本不變，持續(xù)一段時間.這樣就需要給電流一個通路.該設(shè)計是在PM0S2，NMOSl斷開時，改變工作時序如下:先使CC為高電平，PM0S2關(guān)斷，保持CB為高電平，NMOSl開啟，然后非重合的使⑶電平為高，NM0S2打開，讓NM0S1/NM0S2同時開啟一定時間Tl，提供反向電流通路.這時，電流會通過NM0S2的寄生體二極管D2流入繼電器0B，通過NM0S2從OA流入地。
【權(quán)利要求】
1.一種機(jī)械繼電器驅(qū)動輸出保護(hù)電路,其特征在于:包括振蕩器(I)、信號A和信號B,所述振蕩器(I)產(chǎn)生振蕩信號至第一分頻器(2)和第二分頻器(3)，所述第一分頻器(2)產(chǎn)生時鐘信號CLKF至第一 D觸發(fā)器(4)的CLK端和第四D觸發(fā)器(7)的CLK端，所述第二分頻器(3)產(chǎn)生的時鐘信號CLKS至第三D觸發(fā)器(6)的CLK端和第六D觸發(fā)器(9)的CLK端；所述信號A經(jīng)過第一非門(10)將信號發(fā)送至第一與非門(11)和第二與非門(12)，所述第一與非門(11)的另一輸入端連接所述第二與非門(12)的輸出端，所述第一與非門(11)的輸出端將信號發(fā)送至所述第一 D觸發(fā)器(4)的D端，所述第一 D觸發(fā)器(4)的Q端將信號發(fā)送至第二觸發(fā)器(5)的D端和所述第二與非門(12)的輸入端，所述第一 D觸發(fā)器(4)的QB端發(fā)出信號NA至組合邏輯電路(16)，所述第二觸發(fā)器(5)的Q端連接第三觸發(fā)器(6)的D端，所述第二觸發(fā)器(5)的CLK端連接第五D觸發(fā)器(8)的CLK端，所述第三觸發(fā)器(6)的QB端連接所述第二與非門(12 )，所述第三觸發(fā)器(6 )的CLK端連接第六D觸發(fā)器(9 )的CLK端，所述第三觸發(fā)器(6)的Q端發(fā)出信號AD至所述組合邏輯電路(16);所述信號B經(jīng)過第二非門(13)將信號發(fā)送至第三與非門(15)和第四與非門(14),所述第三與非門(15)輸出端連接所述第四D觸發(fā)器(7)的D端，所述第四D觸發(fā)器(7)的QB端發(fā)出信號NB至所述組合邏輯電路(16)，所述第四D觸發(fā)器(7)的Q端連接所述第五D觸發(fā)器(8)的D端和所述第四與非門(14)的輸入端，所述第五D觸發(fā)器(8)的Q端發(fā)出信號BD至所述組合邏輯電路(16 )，所述第六D觸發(fā)器(9 )的QB端連接所述第四與非門(14)，所述組合邏輯電路(16 )發(fā)出信號 CA、CB、CC、CD。
2.根據(jù)權(quán)利要求1所述的機(jī)械繼電器驅(qū)動輸出保護(hù)電路，其特征在于:所述信號CA、CB、CC、CD分別連接場效應(yīng)管PMOSl、NMOSl、PMOS2、NMOS2，所述PMOSl的源極連接電源VDD，漏極連接繼電器的OA端，柵極連接信號CA，所述NMOSl的漏極連接所述繼電器的OA端，源極接地，柵極連接信號CB ;所述電源VDD連接所述PM0S2的源極，所述PM0S2的漏極連接所述繼電器的OB端，柵極連接信號CC，所述NM0S2的源極接地，柵極連接信號CD，漏極連接繼電器的OB端，所述NMOSl的源極連接體二極管Dl的正極，所述體二極管Dl的負(fù)極接所述NMOSl的漏極，所述NM0S2的源極連接體二極管D2的正極，所述體二極管D2的負(fù)極連接所述NM0S2的漏極。
【文檔編號】H03K19/20GK203423674SQ201320344108
【公開日】2014年2月5日 申請日期:2013年6月17日 優(yōu)先權(quán)日:2013年6月17日
【發(fā)明者】劉寅 申請人:吳江圣博瑞信息科技有限公司