具有非易失性邏輯陣列備份相關(guān)應用的處理裝置制造方法
【專利摘要】一種處理裝置(100)，使用多個易失性存儲元件(120)操作。多個易失性存儲元件(120)的N組的每組的M個易失性存儲元件通過使用多路復用器(212)被連接到多個非易失性邏輯元件陣列中的N乘M大小的非易失性邏輯元件陣列(110)。多路復用器(212)連接N組中的一組到N乘M大小的非易失性邏輯元件陣列(110)以一次將來自M個易失性存儲元件(120)的數(shù)據(jù)存儲到N乘M大小的非易失性邏輯元件陣列(110)的一行中，或者一次將來自N乘M大小的非易失性邏輯元件陣列(110)的一行的數(shù)據(jù)寫入到M個易失性存儲元件(120)。相應的非易失性邏輯控制器(106)控制多路復用器(212)關(guān)于易失性存儲元件(120)和非易失性存儲元件(110)之間的連接的操作。
【專利說明】具有非易失性邏輯陣列備份相關(guān)應用的處理裝置
[0001]本申請要求2012年9月10日提交的美國臨時申請61 / 698906的權(quán)益，其全部內(nèi)容合并于此作為參考。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明一般涉及非易失性存儲單元及它們在系統(tǒng)中的使用，更具體地涉及與邏輯陣列組合以提供非易失性邏輯模塊。
【背景技術(shù)】
[0003]很多便攜電子裝置，例如移動電話、數(shù)碼相機/可攜式攝像機、個人數(shù)字助理、膝上計算機以及視頻游戲基于電池操作。在非活動期間，裝置可不執(zhí)行處理操作，并且可以置于關(guān)機或待機電源模式以省電。提供給電子裝置中的邏輯的部分的電源可以在低電量待機電源模式下被關(guān)閉。然而，在待機電源模式下存在的泄漏電流表現(xiàn)了便攜式電池操作裝置的設計的挑戰(zhàn)。裝置中的數(shù)據(jù)保持電路，例如觸發(fā)器和/或鎖存器，可以在裝置進入待機電源模式之前，用于保存稍后使用的狀態(tài)信息。數(shù)據(jù)保持鎖存器，還可以被稱為影子鎖存器或氣球鎖存器，其通常由獨立的“常開”電源供電。
[0004]用于減少非活動期間的泄漏電流的公知技術(shù)利用了多閾值CMOS(MTCMOS)技術(shù)來實現(xiàn)影子鎖存器。在這種方法中，影子鎖存器利用厚柵極氧化物晶體管和/或高閾值電壓(Vt)晶體管來減少待機電源模式下的泄漏電流。在正常操作(如，在有效電源模式下)中，影子鎖存器通常與電路的剩余部分分開，以保持系統(tǒng)性能。為了在“主從”觸發(fā)器拓撲中保留數(shù)據(jù)，第三鎖存器，如影子鎖存器，可以被加入到主鎖存器和從鎖存器中以用于數(shù)據(jù)保留。在其他情況下，從鎖存器可以配置為在低電源操作期間作為保留鎖存器操作。然而，一些電量仍然需要以保留存儲的狀態(tài)。例如，參見美國專利US7639056，“用于斷電應用的超低面積開銷保留觸發(fā)器”，其全部內(nèi)容通過參考合并于此。
[0005]片上系統(tǒng)(system on chip, SoC)是長期已經(jīng)公知的概念；基本方法是將越來越多的功能性集成到一個給定裝置中。這種集成能夠采用硬件或解決方案軟件的形式。性能收益通常通過增加的時鐘速率以及更優(yōu)化的處理節(jié)點來獲得。很多SoC設計將微處理器核或多個核與不同的外圍裝置和存儲器電路配對。
[0006]能量收集，也被稱為電量收集或能量采集，是一種處理，通過該處理，能量從外部源獲得、捕獲，并存儲以用于小型無線的獨立裝置，例如那些用于可穿戴電子設備和無線傳感器網(wǎng)絡中的裝置。收集的能量可以從不同的來源獲得，例如:太陽能電源、熱能、風能、鹽分梯度、以及動能等。然而，通常能量收集器提供非常少的電量以用于低能量電子設備。用于能量收集器的能量源存在于周圍背景并可用于使用。例如，溫度梯度存在來自內(nèi)燃機的操作，并且在城市區(qū)域內(nèi)，由于無線電和電視廣播等在環(huán)境中存在大量電磁能量。

【發(fā)明內(nèi)容】
【專利附圖】

【附圖說明】
[0007]圖1是依照本發(fā)明的不同實施例配置的示例片上系統(tǒng)(SoC)的部分的功能框圖；
[0008]圖2是在圖1的SoC中使用的一個觸發(fā)器云的更詳細的框圖；
[0009]圖3是說明由鐵電電容器展示的極化滯后圖；
[0010]圖4-7是說明依據(jù)本發(fā)明的不同實施例配置的示例鐵電非易失性比特單元的原理圖和時序圖；
[0011]圖8-9是說明依據(jù)本發(fā)明的不同實施例配置的另一個示例鐵電非易失性比特單元的原理圖和時序圖；
[0012]圖10是說明在圖1中的SoC內(nèi)使用的示例NVL(non-volatile logic)陣列的框圖；
[0013]圖1IA和圖1lB是在圖10中的NVL陣列中使用的輸入/輸出電路的更詳細的原
理圖；
[0014]圖12A是說明依據(jù)本發(fā)明的不同實施例配置的在讀周期中的示例偏移電壓測試的時序圖；
[0015]圖12B是在依據(jù)本發(fā)明的不同實施例配置的偏移電壓的示例范圍內(nèi)生成的直方圖；
[0016]圖13是說明圖10的NVL陣列中的奇偶生成的原理圖；
[0017]圖14是說明依據(jù)本發(fā)明的不同實施例配置的NVL陣列中的示例電源域的框圖；
[0018]圖15用在依據(jù)本發(fā)明的不同實施例配置的NVL陣列中的示例電平轉(zhuǎn)換器的原理圖；
[0019]圖16是說明依據(jù)本發(fā)明的不同實施例配置的在鐵電比特單元中使用檢測放大器的電平偏移的示例操作的時序圖；
[0020]圖17是依據(jù)本發(fā)明的不同實施例配置的示例電源檢測設置的框圖；
[0021]圖18是說明依據(jù)本發(fā)明的不同實施例配置的處理裝置的操作的流程圖；以及
[0022]圖19是依據(jù)本發(fā)明的不同實施例配置的包括NVL陣列的另一個示例SoC的框圖。
[0023]本領(lǐng)域技術(shù)人員能夠意識到圖中的元件是為了簡單清楚的說明，而并不必按照比例畫出。例如，圖中一些元件的尺寸和/或相關(guān)的位置可以相對其他元件擴大，以幫助理解本發(fā)明的不同實施例。同樣，為了利于這些不同實施例具有較少妨礙物的視圖，普通但是眾所周知的在商業(yè)上可行的實施例中有用或必須的元件通常不被描述。進一步能夠意識到的是，某些動作和/或步驟可以按發(fā)生的特定順序被描述或描寫，而那些本領(lǐng)域技術(shù)人員能夠明白這種針對順序的規(guī)定不是必須的。還可以理解的是，本文使用的術(shù)語和表達具有常規(guī)的技術(shù)含義，如依據(jù)上述所記載的【技術(shù)領(lǐng)域】的本領(lǐng)域技術(shù)人員能夠理解這些詞語和表達，除非此處記載了不同的特殊含義。
【具體實施方式】
[0024]現(xiàn)在，將參考附圖詳細地描述本發(fā)明的具體實施例。為了 一致性，不同附圖中的相同元件被指定相同的附圖標記。在下述詳細說明中，大量具體細節(jié)被記載以提供更透徹的理解。然而，顯現(xiàn)出的是，本發(fā)明技術(shù)方面的本領(lǐng)域技術(shù)人員可以不用這些特殊的細節(jié)來實踐。在其他的例子中，沒有詳細地描述眾所周知的特征，以避免不必要的復雜化說明書。[0025]當現(xiàn)有技術(shù)系統(tǒng)使用保留鎖存器在低電量操作期間保留邏輯模塊中的觸發(fā)器的狀態(tài)時，還需要一些電量來保留狀態(tài)。與此相反，當電源完全移除后，非易失性元件能夠保留邏輯模塊中的觸發(fā)器的狀態(tài)。這樣的邏輯元件此處將被成為非易失性邏輯(NVL)。在SoC(片上系統(tǒng))中通過NVL實現(xiàn)的微控制單元(MCU)，可以具有停止、關(guān)閉電源、以及打開電源的能力而沒有功能性損失。在電源被完全移除后，不需要系統(tǒng)復位/重新啟動來重新開始操作。這種能力對于新興的能量采集應用是理想的，例如近場通信(NFC)，射頻識別(RFID)應用，以及嵌入式控制及監(jiān)控系統(tǒng)，例如，其復位/重新啟動處理的時間和電量花費能夠消耗大部分可用能量，剩下非常少或者沒有能量給有用的計算、感測、或控制功能。盡管本說明書討論了包括用于排序SoC狀態(tài)機的可編程MCU的S0C，本領(lǐng)域技術(shù)人員能夠明白，NVL能基于控制系統(tǒng)將狀態(tài)機硬編碼提供給傳統(tǒng)的邏輯門或ROM，PLA,或PLD。
[0026]在一個方法中，SoC包括一個或更多非易失性邏輯。例如，基于SoC的非易失性邏輯(NVL)可以通過接收電源中斷來備份它的工作狀態(tài)(所有觸發(fā)器)、在睡眠模式中具有零泄漏、以及電源啟動需要少于400ns來恢復系統(tǒng)狀態(tài)。
[0027]除了 NVL，芯片將或者必須在至少低電量保留狀態(tài)中保持所有的觸發(fā)器被供電，其需要一個持續(xù)的電源，即使是在待機模式下，或者在電源打開后耗費能量和時間重新啟動。對于能量收集應用，NVL是有用的，因為不需要穩(wěn)定電源保存觸發(fā)器(FF)的狀態(tài)，甚至當間斷電源可用時，單單啟動編碼就可以消耗全部收集的能量。對于帶有有限的冷卻和電池功能的手持裝置，帶有“瞬時開啟”能力的零泄漏IC(integrated circuit,集成電路)是理想的。
[0028]鐵電隨機存取存儲器(FRAM)是與DRAM(動態(tài)隨機存取存儲器)性能類似的非易失性存儲技術(shù)。每個單獨的比特(位，bit)能夠被獲取，但是不像EEPROM(電可擦除編程只讀存儲器)或者閃存，F(xiàn)RAM既不需要特定的順序來寫數(shù)據(jù)，也不需要電荷泵來獲得需要的較高的編程電壓。每個鐵電存儲器單元包括一個或更多鐵電電容器(FeCap)。每個鐵電電容器可以被用做此處描述的NVL電路中的非易失性元件。
[0029]圖1是說明計算裝置的部分的功能框圖，在這種情況下，示例片上系統(tǒng)(SoC)IOO提供了基于計算特征的非易失性邏輯。當在此處使用術(shù)語SoC以表示包括一個或更多系統(tǒng)元件的集成電路時，本公開的教導能夠提供給不同類型的包括功能性邏輯模塊的集成電路，該功能性邏輯模塊例如，鎖存器、集成時鐘門控單元、以及觸發(fā)器電路元件(FF)，它們提供了非易失性狀態(tài)保留。在大陣列控制環(huán)境以外的嵌入式非易失性存儲元件存在可靠性和加工的挑戰(zhàn)?；贜VL陣列的NVL比特單元通常為了最大讀信號余量以及原位余量可測試性而設計，如同任何NV存儲器技術(shù)需要的那樣。然而，將可測試性特征加到單獨的NVL FF可以根據(jù)面積開銷被禁止。
[0030]為了緩解測試特征的成本并及提高可制造性，參見附圖1和2的例子，多個非易失性邏輯元件陣列或NVL陣列110與多個易失性存儲元件220被設置。至少一個非易失性邏輯控制器106配置為控制多個NVL陣列110，以存儲由多個易失性存儲元件220表示的機器狀態(tài)，以及從多個NVL陣列110讀取存儲的機器狀態(tài)到多個易失性存儲元件220。例如，至少一個非易失性邏輯控制器106配置為生成控制序列，以保存機器狀態(tài)到該多個NVL陣列110，或者從多個NVL陣列110檢索機器狀態(tài)。多路復用器212被連接以不同地將易失性存儲元件220的單獨易失性存儲元件連接到NVL陣列110的一個或更多對應的單獨NVL陣列。
[0031]在說明的例子中，計算裝置設備安置在單獨的芯片上，此處SoCIOO使用基于比特單元的FeCap (鐵電電容器)的256b迷你陣列110實現(xiàn)，其中迷你陣列在此稱為NVL陣列，該比特單元分散在整個邏輯云上，以在電源移除時保存不同觸發(fā)器120的狀態(tài)。每個FF120的云102-104包括相關(guān)聯(lián)的NVL陣列110。這種分布導致單獨的NVL陣列110被物理鄰近排列和連接以從易失性存儲元件220的對應單獨易失性存儲元件接收數(shù)據(jù)。中央NVL控制器106控制全部陣列及其與FF120的通信。當三個FF云102-104在此處說明時，SoClOO可以具有全部被NVL控制器106控制的增加的或更少的FF云。SoCIOO能夠被分割為多于一個NVL域，其中專用的NVL控制器用于管理每個獨立的NVL域中的NVL陣列110以及FF120。現(xiàn)有的NVL陣列實施例使用256比特迷你陣列，但是該陣列可以根據(jù)需要具有更多或更少的比特數(shù)。
[0032]SoClOO使用修改的保持觸發(fā)器120來實現(xiàn)，觸發(fā)器120包括配置為使能數(shù)據(jù)從多個非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列到多個觸發(fā)器電路的單獨觸發(fā)器電路的回寫的電路。有不同的公知方式來實現(xiàn)保持觸發(fā)器。例如，數(shù)據(jù)輸入可以通過第一鎖存器鎖存。當?shù)谝绘i存器在待機電源模式下不起作用時，耦合到第一鎖存器的第二鎖存器可以接收數(shù)據(jù)輸入以保留。第一鎖存器接收來自第一電源線的電量，其中，第一電源線在待機電源模式下被關(guān)閉。第二鎖存器接收來自第二電源線的電量，其中第二電源線在備用模式下保持打開狀態(tài)。控制器接收時鐘輸入和保持信號，并提供時鐘輸出給第一鎖存器和第二鎖存器。保留信號中的改變是轉(zhuǎn)換到待機電源模式的指示?？刂破骼^續(xù)在預定電壓電平上保持時鐘輸出，并且第二鎖存器在待機電源模式下繼續(xù)接收來自第二電源線的電量，因此保留了數(shù)據(jù)輸入。這種保留鎖存器在美國專利US7639056，“用于斷電應用的超低面積開銷保留觸發(fā)器”被更詳細地描述。
[0033]圖2說明了示例性保留觸發(fā)結(jié)構(gòu)，其在保留期間不需要時鐘保持在特定狀態(tài)。在這種“免除時鐘”的NVL觸發(fā)設計中，在保留期間，該時鐘值是“無關(guān)的”。
[0034]在SoCIOO中，修改的保留FF120包括簡單的輸入和控制修改以允許每個FF的狀態(tài)被保存到NVL陣列110中相關(guān)的FeCap比特單元中，例如，當系統(tǒng)被轉(zhuǎn)換到電源關(guān)閉狀態(tài)時。當系統(tǒng)被恢復，然后被保存的狀態(tài)從NVL陣列110中傳遞回每個FF120中。通過特定的電源配置的實現(xiàn)，能夠提高電量節(jié)省和數(shù)據(jù)完整性。在一個這樣的方法中，獨立保留觸發(fā)器電路包括由第一電源域(例如，下文描述的例子中的VDDL)供電的主邏輯電路部分(主級或鎖存器)，以及由第二電源域(例如，下文描述的例子中的VDDR)供電的從級電路部分。在這種方法中，在從多個NVL陣列中回寫數(shù)據(jù)到多個易失性存儲元件的過程中，第一電源域配置為電源關(guān)閉，而第二電源域是有效的。多個非易失性邏輯元件配置為由第三電源域(例如，下文描述的例子中的VDDN)供電，第三電源域在計算裝置設備的常規(guī)操作中配置為電源關(guān)閉。
[0035]通過這種配置，多個電源域能夠被實現(xiàn)為以能夠被特殊設計以適合給定實現(xiàn)的方式獨立打開電源或關(guān)閉電源。因此，在另一方面，計算設備包括第一電源域，其配置為提供電源給計算裝置設備的切換的邏輯元件，以及第二電源域，其配置為提供電源給配置為控制信號的邏輯元件，控制信號用于存儲數(shù)據(jù)到多個非易失性邏輯元件陣列，或用于從多個非易失性邏輯元件陣列讀取數(shù)據(jù)。當多個易失性存儲元件包括保留觸發(fā)器時，第二電源域配置為提供電源給保留觸發(fā)器的單獨保留觸發(fā)器的從級。第三電源域提供電源給多個非易失性邏輯元件陣列。除了電源域，NVL陣列能夠定義為涉及特定功能的域。例如，多個非易失性邏輯元件陣列的至少一個的第一組，能夠與計算裝置設備的第一功能相關(guān)聯(lián)，以及多個非易失性邏輯元件陣列的至少一個的第二組，能夠與計算裝置設備的第二功能相關(guān)聯(lián)。多個非易失性邏輯元件陣列的至少一個的第一組與多個非易失性邏輯元件陣列的至少一個的第二組的操作是獨立的。這樣配置便于分離的NVL陣列域或組的控制和操作，允許更多的計算裝置的全部功能的粒狀控制。
[0036]這種更特殊的控制同樣也能夠應用于電源域。在一個例子中，第一電源域分為第一部分和第二部分，第一部分配置為提供電源給與第一功能相關(guān)的切換的邏輯元件，第二部分配置為提供電源給與第二功能相關(guān)的切換的邏輯元件。第一電源域的第一部分和第二部分分別配置為獨立于第一電源域的其他部分而開啟或關(guān)閉。類似地，第三電源域能夠分為第一部分和第二部分，第一部分配置為提供電源給與第一功能相關(guān)的非易失性邏輯元件陣列，第二部分配置為提供電源給與第二功能相關(guān)的非易失性邏輯元件陣列。和第一電源域一樣，第三電源域的第一部分和第二部分分別配置為獨立于第三電源域的其他部分開啟或關(guān)閉。
[0037]這樣配置，如果單獨的功能沒有用于給定裝置，與沒有使用的功能相關(guān)聯(lián)的觸發(fā)器和NVL陣列能夠獨立于其他觸發(fā)器和NVL陣列被分別關(guān)閉和操作。這種在電源和操作管理中的便利性允許考慮電源使用和功能來設計計算裝置的功能性。這能夠在下面示例設計中進一步的說明，設計具有CPU、三個SPI接口、三個UART接口、三個I2C接口、以及僅有一個邏輯電源域(VDDL)。邏輯電源域區(qū)別于保留或NVL電源域(分別是VDDR和VDDN)，而這些技術(shù)也能夠應用于那些電源域。盡管這種示例性裝置僅有一個邏輯電源域，用于裝置的給定應用可以僅使用三個SPI單元的其中之一、三個UART的其中之一、以及三個I2C外圍設備的其中之一。為了允許應用優(yōu)化NVL應用喚醒和睡眠的時間以及能量消耗，VDDL電源域能夠分為10個分離的NVL域(一個CUP，三個SPI，三個UART，三個I2C，總共10個NVL域)，其每個能夠獨立于其他的被使能/禁止。因此，當禁止其他的時，用戶可以使能關(guān)于CPU、一個SP1、一個UART、一個I2C的NVL能力以用于他們的特殊應用。此外，這種分割還利于及時性和能量，不同的NVL域能夠及時保存和恢復不同點的狀態(tài)。
[0038]為了進一步增加靈活性，NVL域能夠與電源域交迭。參見上面的例子，能夠定義四個電源域:分別用于CPU、SP1、UART以及I2C(每個外圍電源域具有三個功能單元)，其中在每個外圍域中定義三個NVL域，而其中一個用于CPU(還是總共10個NVL域)。在這種情況下，獨立電源域除了控制每個電源域中的NVL域，還可以打開或關(guān)閉以增加電量節(jié)省和喚醒/睡眠時間的靈活性。
[0039]此外，單獨的第一電源域，第二電源域，以及第三電源域配置為獨立于其他第一電源域，第二電源域，以及第三電源域來關(guān)閉或打開電源。例如，整個電源門控能夠配置為被控制以關(guān)閉單獨的第一電源域，第二電源域，以及第三電源域。如下面的表I所述，在計算裝置設備的常規(guī)操作期間，第三電源域配置為關(guān)閉電源，在數(shù)據(jù)從多個非易失性邏輯元件陣列中回寫到多個易失性存儲元件期間，第二電源域配置為關(guān)閉電源。第四電源域能夠配置為提供電源給實時時鐘以及喚醒中斷邏輯。
[0040]這種方法能夠進一步參見說明的例子SoClOO來理解，其中NVL陣列110和控制器106在被稱為VDDN的NVL電源域上操作，并且在常規(guī)操作期間被關(guān)閉。所有的邏輯、存儲器塊107如ROM(只讀存儲器)以及SRAM(靜態(tài)隨機存取存儲器、以及FF的主級在被稱為VDDL的邏輯電源域上。FRAM(鐵電隨機存取存儲器)陣列被直接連接到保持在FRAM需要的較高的固定電壓(即，VDDL〈=VDDZ，其中VDDZ是固定供電，只要VDDL保持在比VDDZ低的電勢，VDDL就能夠變化)的專用全局供電干線(VDDZ)。注意，如103中所示的FRAM陣列通常包括集成電源開關(guān)以允許FRAM陣列根據(jù)需要被關(guān)閉，盡管顯而易見，沒有內(nèi)部電源開關(guān)的FRAM陣列能夠聯(lián)合FRAM陣列外部的電源開關(guān)而被利用。保持FF的從級在被稱為VDDR域的保持電源域上，以在操作的備用模式下使能常規(guī)的保持。表1概括了正常操作期間的電源域操作:系統(tǒng)備份到NVL陣列、睡眠模式、系統(tǒng)從NVL陣列恢復、以及回到正常操作。表I還指定了在備用空閑模式期間使用的域，其可以在系統(tǒng)軟件的控制下被初始化，以使用保留觸發(fā)器的易失性保留功能進入電量減少的狀態(tài)。108指示的開關(guān)組被用以控制不同的電源域。有多個開關(guān)108可以分布在整個SoClOO上，并被SoClOO上的處理器執(zhí)行的軟件控制和/或被SoCIOO中的硬件控制器(未示出)控制。除了三個此處說明的，還有額外的域，將在稍后描述。
[0041]
【權(quán)利要求】
1.一種提供基于非易失性邏輯計算的計算裝置設備，該設備包括: 多個非易失性邏輯元件陣列； 多個易失性存儲元件陣列； 至少一個非易失性邏輯控制器，其被配置以控制所述多個非易失性邏輯元件陣列存儲由所述多個易失性存儲元件陣列中的相應易失性存儲元件陣列表示的機器狀態(tài)，以及從所述多個非易失性邏輯元件陣列中讀取存儲的機器狀態(tài)到所述多個易失性存儲元件中的相應易失性存儲元件； 多路復用器，其被連接以將所述易失性存儲元件陣列中單獨易失性存儲元件陣列不同地連接到所述非易失性邏輯元件陣列中的一個或更多相應的單獨非易失性邏輯元件陣列。
2.根據(jù)權(quán)利要求1所述的計算裝置設備，其被設置在單個芯片上。
3.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述至少一個非易失性邏輯控制器被配置以生成用于存儲所述機器狀態(tài)到所述多個非易失性邏輯元件陣列或從所述多個非易失性邏輯元件陣列檢索所述機器狀態(tài)的控制序列。
4.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列物理地相鄰設置并連接以從所述易失性存儲元件中相應的單獨易失性存儲元件接收數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述多個易失性存儲元件中的單獨易失性存儲元件包括: 數(shù)據(jù)輸入端口，其被配置以通過響應于在數(shù)據(jù)輸入使能端口接收來自所述至少一個非易失性邏輯控制器的更新信號以觸發(fā)所述數(shù)據(jù)輸入端口，允許與存儲的數(shù)據(jù)相關(guān)的信號從所述非易失性邏輯元件陣列的其中之一到相關(guān)的易失性存儲元件從屬級的通過，以將來自所述非易失性邏輯元件陣列的其中之一的數(shù)據(jù)插入到到相關(guān)的易失性存儲元件。
6.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述多路復用器被配置為傳遞來自所述多個易失性存儲元件的多個單獨易失性存儲元件的狀態(tài)，以用于所述多個非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列的一行中必要的同步存儲。
7.根據(jù)權(quán)利要求6所述的計算裝置設備，其中所述多路復用器被配置為連接到每個云的所述多個易失性存儲元件的N組M個易失性存儲元件，以及連接到所述多個非易失性邏輯元件陣列中的N乘M大小的非易失性邏輯元件陣列，其中所述多路復用器被配置為連接所述N組中的一組到所述N乘M大小的非易失性邏輯元件陣列以將來自所述M個易失性存儲元件的數(shù)據(jù)一次存儲到所述N乘M大小的非易失性邏輯元件陣列的一行中。
8.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述計算裝置被配置為以保留模式操作，并且所述非易失性邏輯控制器被配置為控制和影響數(shù)據(jù)從所述易失性存儲元件的獨立易失性存儲元件到所述非易失性存儲元件中相應的獨立非易失性存儲元件的存儲。
9.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述計算裝置被配置為以恢復模式操作，在該模式下，所述計算裝置的時鐘對于所述易失性存儲元件保持在非活動狀態(tài)，并且所述非易失性邏輯控制器被配置為控制和影響數(shù)據(jù)從所述非易失性存儲元件中的單獨非易失性存儲元件到所述易失性存儲單元中相應的單獨易失性存儲單元的傳輸。
10.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述至少一個非易失性邏輯控制器被配置為獨立于所述計算裝置設備的中央處理單元操作。
11.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述多個易失性存儲元件中的單獨易失性存儲元件包括下組中的其中一個:觸發(fā)器電路元件、鎖存器、集成的時鐘門控單元、以及上述的組合。
12.根據(jù)權(quán)利要求1所述的計算裝置設備，其中所述多個非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列包括鐵電電容器比特單元、閃存、磁阻式隨機存取存儲器、旋轉(zhuǎn)轉(zhuǎn)矩磁阻式隨機存取存儲器以及上述的組合。
13.—種方法,包括: 使用多個易失性存儲元件操作處理裝置； 使用多路復用器連接所述多個易失性存儲元件的N組的每組的M個易失性存儲元件到多個非易失性邏輯元件陣列的N乘M大小的非易失性邏輯元件陣列，其中所述多路復用器連接所述N組中的一組到所述N乘M大小的非易失性邏輯元件陣列，以將來自所述M個易失性存儲元件的數(shù)據(jù)一次存儲到所述N乘M大小的非易失性邏輯元件陣列的一行中，或者將來自所述N乘M大小的非易失性邏輯元件陣列一行的數(shù)據(jù)一次寫入到所述M個易失性存儲元件中； 使用相應的非易失性邏輯控制器控制所述多路復用器。
14.根據(jù)權(quán)利要求13所述的方法，進一步包括: 確定適合于備份存儲在所述多個易失性存儲元件中的數(shù)據(jù)的備份條件； 響應于確定所述備份條件: 呈現(xiàn)所述處理裝置的時鐘為所述易失性存儲元件非活動； 通過相應的非易失性邏輯控制器控制狀態(tài)的存儲，所述狀態(tài)由對應于多個非易失性邏輯元件陣列中的非易失性邏輯元件陣列的多個易失性存儲元件中的單獨易失性存儲元件表不; 確定恢復條件，所述恢復條件適合于從所述多個非易失性邏輯元件陣列恢復數(shù)據(jù)到所述易失性存儲元件； 響應確定所述恢復條件: 當恢復所述狀態(tài)時，保持所述處理裝置的時鐘在非活動狀態(tài)； 通過所述相應的非易失性邏輯控制器，控制從所述多個非易失性邏輯元件陣列到所述多個易失性存儲元件中相應的易失性存儲元件的所述狀態(tài)的恢復。
15.根據(jù)權(quán)利要求14所述的方法，其中控制從所述多個非易失性邏輯元件陣列到所述多個易失性存儲元件的所述狀態(tài)的恢復包括: 所述相應的非易失性邏輯控制器影響電連接到給定的易失性存儲元件的數(shù)據(jù)輸入使能端口上的更新信號，以影響插入來自所述非易失性邏輯元件陣列之一的數(shù)據(jù)到所述給定的易失性存儲元件。
16.一種提供基于非易失性邏輯計算的計算裝置設備，該設備包括: 與用于所述計算裝置設備的中央處理單元分離的至少一個非易失性邏輯控制器； 多個非易失性邏輯元件陣列，其包括鐵電電容器比特單元； 多個易失性存儲元件，其中所述多個易失性存儲元件中的單獨易失性存儲元件包括: 觸發(fā)器電路元件； 數(shù)據(jù)輸入端口，其被配置為通過響應于在數(shù)據(jù)輸入使能端口接收來自所述少一個非易失性邏輯控制器的更新信號以觸發(fā)所述數(shù)據(jù)輸入端口，允許于存儲數(shù)據(jù)相關(guān)的信號從所述非易失性邏輯元件陣列之一到相關(guān)的易失性存儲元件從屬級的通過，將來自所述非易失性邏輯元件陣列之一的數(shù)據(jù)插入到相關(guān)的易失性存儲元件； 多路復用器，其被連接以通過連接到每個云的所述多個易失性存儲元件的N組M個易失性存儲元件以及連接到所述多個非易失性邏輯元件陣列中的N乘M大小的非易失性邏輯元件陣列，將所述非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列不同地連接到所述易失性存儲元件中的一個或更多相應的單獨易失性存儲元件，其中所述多路復用器被配置為連接所述N組中的一組到所述N乘M大小的非易失性邏輯元件陣列，以將來自所述M個易失性存儲元件的數(shù)據(jù)一次存儲到所述N乘M大小的非易失性邏輯元件陣列的一行中，或者將來自所述N乘M大小的非易失性邏輯元件陣列的一行的數(shù)據(jù)一次寫入到所述M個易失性存儲兀件中； 其中所述至少一個非易失性邏輯控制器被配置為控制所述多個非易失性邏輯元件陣列以存儲由所述多個易失性存儲元件表示的機器狀態(tài)，以及從所述多個非易失性邏輯元件陣列讀出存儲的機器狀態(tài)到所述多個易失性存儲元件； 其中所述計算裝置被配置為在備份模式下操作，在該模式下，所述非易失性邏輯控制器被配置為控制和影響數(shù)據(jù)從所述易失性存儲元件中的單獨易失性存儲元件到所述非易失性存儲元件的單獨非易失性存儲元件的存儲； 其中所述計算裝置被配置為在恢復模式下操作，在該模式下，所述計算裝置的時鐘被保持在對于易失性存儲元件的非活動狀態(tài)，以及所述非易失性邏輯控制器被配置為控制和影響數(shù)據(jù)從所述非易失性存儲元件的單獨非易失性存儲元件到所述易失性存儲單元中的單獨易失性存儲單元的傳輸。
17.根據(jù)權(quán)利要求16所述的計算裝置設備，其中所述非易失性邏輯元件陣列中的單獨非易失性邏輯元件陣列 物理地相鄰設置并連接，以從所述易失性存儲元件中相應的單獨易失性存儲元件接收數(shù)據(jù)。
【文檔編號】H03K19/0175GK103956185SQ201310532311
【公開日】2014年7月30日 申請日期:2013年9月10日 優(yōu)先權(quán)日:2012年9月10日
【發(fā)明者】S·C·巴特林, S·卡納 申請人:德克薩斯儀器股份有限公司