半導體器件的制作方法
【專利摘要】本發(fā)明公開了一種半導體器件，其包括：各自耦接至電感性或電容性負載的一端側和另一端側的第一輸出端子及第二輸出端子，耦接于第一電壓與第一輸出端子之間的第一MOS晶體管，耦接于第二電壓與第一輸出端子之間的第二MOS晶體管，耦接于第一電壓與第二輸出端子之間的第三MOS晶體管，耦接于第二電壓與第二輸出端子之間的第四MOS晶體管，以及驅(qū)動第一MOS晶體管至第四MOS晶體管以便控制電感性或電容性負載的驅(qū)動電路，并且還包括用于在停滯期內(nèi)旁路形成于MOS晶體管內(nèi)的PN結的寄生二極管的正向電流的第一旁路晶體管及第二旁路晶體管。
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]在2012年8月31日提交的日本專利申請N0.2012-191082的公開內(nèi)容(包括說明書、附圖和摘要)以引用的方式全文并入本文。
【技術領域】
[0003]本發(fā)明涉及半導體器件，并且涉及通過耦接至電感性或電容性負載被驅(qū)動的半導體器件。
【背景技術】
[0004]近年來，對于半導體器件，需要較高的性能或者較高的功能性，并且同時，需要降低成本以及縮短研發(fā)周期。必不可少的是在同一半導體芯片上提供多種功能，但是，為了提供具有不同功能和特性的電路，必須解決各種問題。
[0005]例如，在這個方面，在將集成電路制成一個芯片的情況下，在日本專利公開N0.04-150794中公開了一種用于實現(xiàn)使用具有低功耗和低噪聲的PWM驅(qū)動的橋接型驅(qū)動電路的系統(tǒng)。

【發(fā)明內(nèi)容】

[0006]另外，在提供具有不同功能和特性的多種電路時，還需要防止各個電路之間的干擾。特別地，在驅(qū)動作為產(chǎn)生干擾的因素的電感性負載或電容性負載的電路中，這點是重要的。
[0007]本發(fā)明正是鑒于上述情況而提出的，并且提供了能夠在驅(qū)動電感性負載或電容性負載的半導體器件中抑制干擾的半導體器件。
[0008]根據(jù)本說明書和附圖的描述，本發(fā)明的其他問題及新特征將變得顯而易見。
[0009]根據(jù)一種實施例，一種半導體器件包括:各自稱接至電感性或電容性負載的一端側和另一端側的第一輸出端子及第二輸出端子，I禹接于第一電壓與第一輸出端子之間的第一 MOS晶體管,稱接于第二電壓與第一輸出端子之間的第二 MOS晶體管,稱接于第一電壓與第二輸出端子之間的第三MOS晶體管，耦接于第二電壓與第二輸出端子之間的第四MOS晶體管，以及驅(qū)動第一 MOS晶體管至第四MOS晶體管以便控制電感性或電容性負載的驅(qū)動電路，并且驅(qū)動電路驅(qū)動第一 MOS晶體管至第四MOS晶體管，同時提供停滯期(dead-offperiod),以使得第一 MOS晶體管和第二 MOS晶體管或者第三MOS晶體管和第四MOS晶體管彼此不導通，并且該器件還包括第一旁路晶體管及第二旁路晶體管，該第一旁路晶體管及第二旁路晶體管設置為各自對應于第一輸出端子和第二輸出端子，并且用于在停滯期內(nèi)旁路形成于MOS晶體管內(nèi)的PN結的寄生二極管的正向電流。
[0010]根據(jù)實施例，可以在驅(qū)動電感性負載或電容性負載的半導體器件內(nèi)抑制干擾。
【專利附圖】

【附圖說明】[0011]圖1是根據(jù)一種實施例的被制成一個芯片的電機控制單元I的示意性配置圖；
[0012]圖2是說明通用電機驅(qū)動器112的配置的圖；
[0013]圖3是說明通用電機驅(qū)動器112在停滯期內(nèi)的問題點的圖；
[0014]圖4是說明通用電機驅(qū)動器112的半導體結構的一部分的圖；
[0015]圖5是說明與通用電機驅(qū)動器112的驅(qū)動相關的操作狀態(tài)的時序圖；
[0016]圖6是說明根據(jù)本發(fā)明的第一實施例的電機驅(qū)動器12的配置的圖；
[0017]圖7是說明與根據(jù)本發(fā)明的第一實施例的電機驅(qū)動器12的驅(qū)動相關的操作狀態(tài)的時序圖；
[0018]圖8是說明依照根據(jù)本發(fā)明的第一實施例的變型的電機驅(qū)動器12的驅(qū)動的操作狀態(tài)的時序圖；
[0019]圖9是說明根據(jù)本發(fā)明的第二實施例的電機驅(qū)動器12A的配置的圖；
[0020]圖10是說明與根據(jù)本發(fā)明的第二實施例的電機驅(qū)動器12A的驅(qū)動相關的操作狀態(tài)的時序圖；
[0021]圖11是說明依照根據(jù)本發(fā)明的第二實施例的變型的電機驅(qū)動器12A的驅(qū)動的操作狀態(tài)的時序圖；以及
[0022]圖12是說明根據(jù)本發(fā)明的第三實施例的電機驅(qū)動器12B的配置的圖。
【具體實施方式】
[0023]以下將參考附圖來詳細地說明實施例。同時，在附圖中，將相同的標記附于相同的或相應的部分，并且省略關于它的重復說明。
[0024]圖1是根據(jù)一種實施例的被制成一個芯片的電機控制單元I的示意性配置圖。
[0025]參照圖1，電機控制單元I耦接至電機Ml，以用于向端子POUTl和P0UT2輸出，并且控制電機Ml。
[0026]作為被提供于電機控制單元I的外圍的端子的示例，分別提供了用于進行串行編碼以及輸入用于控制電機驅(qū)動器12的控制指令的串行數(shù)據(jù)(SD)輸入端子、輸入用于限定操作的時鐘的CLK端子、輸入芯片選擇信號的CS端子、輸入復位信號的RESET端子、與供應給每個部件的電源電壓VDD耦接的VDD端子、與供應給每個部件的用于電機驅(qū)動的電源電壓VM耦接的VM端子、外部耦接到電機Ml的POUTl端子和P0UT2端子，以及與供應給每個部件的地電壓GND耦接的GNDP端子?？刂浦噶畎▽πD方向的正轉或反轉的設定、對關閉模式的設定、對要驅(qū)動的電機Ml的驅(qū)動系統(tǒng)等的設定。
[0027]電機控制單兀I包括接口 2、總體控制部件(MCU) 4、存儲器6、電機控制部件8、豐旲擬邏輯電路10和電機驅(qū)動器12。接口 2接收來自SD端子、CLK端子、CS端子和RESET端子的信號輸入。另外，總體控制部件4經(jīng)由接口 2接收來自外部的信號輸入，并且控制整個芯片。在存儲器6中存儲有各種程序、數(shù)據(jù)等，而總體控制部件4加載各種程序、數(shù)據(jù)等，并且執(zhí)行所規(guī)定的功能。在本例中，電機控制部件8指示包含于模擬邏輯電路10內(nèi)的第一子驅(qū)動部件及第二子驅(qū)動部件(將描述)，以由此控制電機驅(qū)動器12。此外，電機控制部件8還輸出激活電機驅(qū)動器12的信號。
[0028]向模擬邏輯電路10提供需要具有模擬特性的電路，并且進行將數(shù)據(jù)傳給電機控制部件8/接收來自電機控制部件8的數(shù)據(jù)。[0029]電機驅(qū)動器12根據(jù)來自電機控制部件8的指令來驅(qū)動與輸出端子POUTl和P0UT2耦接的電機Ml。
[0030]在此，作為比較示例，將描述通用電機驅(qū)動器的配置。
[0031]圖2是說明通用電機驅(qū)動器112的配置的圖。
[0032]參照圖2，電機驅(qū)動器112包括:稱接于電源電壓VM與輸出端子POUTl之間的P溝道MOS晶體管MPl (以下也簡稱為晶體管MP1)、耦接于輸出端子POUTl與地電壓GNDP之間的N溝道MOS晶體管MN1(以下也簡稱為晶體管麗I)、耦接于電源電壓VM與輸出端子P0UT2之間的P溝道MOS晶體管MP2 (以下也簡稱為晶體管MP2)，以及耦接于輸出端子P0UT2與地電壓GNDP之間的N溝道MOS晶體管麗2 (以下也簡稱為晶體管麗2)。另外，圖中還示出了其中提供了根據(jù)控制信號PINl來驅(qū)動晶體管MPl和麗I的第一子驅(qū)動部件120以及根據(jù)控制信號PIN2來驅(qū)動晶體管MP2和麗2的第二子驅(qū)動部件122的情形。
[0033]晶體管MPl和MP2的源極端子和背柵端子與電源電壓VM耦接，而晶體管麗I和MN2的源極端子和背柵端子與地電壓GNDP耦接。
[0034]晶體管MPI和麗I的連接節(jié)點與輸出端子POUTI耦接，而晶體管MP2和麗2的連接節(jié)點與輸出端子P0UT2耦接。晶體管MPl和麗I的柵極端子與第一子驅(qū)動部件120耦接。另外，晶體管MP2和MN2的柵極端子與第二子驅(qū)動部件122耦接。
[0035]圖3是說明通用電機驅(qū)動器112在停滯期內(nèi)的問題點的圖。
[0036]參照圖3，描述在被配置于耦接有作為電感性負載的線圈L的半導體器件之上的橋接電路中，從電流被供應給線圈L的狀態(tài)(狀態(tài)(I))轉變到高阻抗的狀態(tài)(S卩，為了我們稱為防止饋通電流的目的而提供的停滯期)(狀態(tài)(2))的情形。
[0037]通過晶體管MPl從導通(ON)狀態(tài)到非導通(OFF)狀態(tài)的轉變，橋接電路的晶體管MPl達到截止狀態(tài)。
[0038]與此同時，作為電感性負載的線圈L設法促使電流從輸出端子POUTl流向輸出端子P0UT2。即，產(chǎn)生了電感性負載電流，該電流沿正向經(jīng)由形成于作為晶體管麗I的構成部分的漏極端子與背柵之間的PN結的寄生二極管Dil從P型區(qū)流向N型區(qū)，并且該電流經(jīng)由線圈L和晶體管麗2流向接地導線。
[0039]因此，在作為耦接有作為電感性負載的線圈L的橋接電路的端子的、且輸出電流的輸出端子POUTl中，電壓變?yōu)楸鹊仉妷篏NDP低PN結的正向電壓的電壓。
[0040]在被配置于半導體器件上的電路中使用的半導體元件內(nèi)，形成了寄生晶體管和寄生二極管。那么，為了防止對半導體元件來說不必要的泄漏電流，背柵一般地與電源或地電壓耦接，以便成為相對于PN結的反向偏壓。
[0041]相比之下，當在被配置于半導體器件上的電路的導線內(nèi)生成比地電壓GNDP小的電壓時，可能會經(jīng)由寄生晶體管或寄生二極管生成不必要的泄漏電流，并且從而會導致電路的異常操作。
[0042]圖4是說明通用電機驅(qū)動器112的半導體結構的一部分的圖。
[0043]參照圖4，在此示出了其中作為P溝道MOS晶體管的晶體管MPl以及作為N溝道MOS晶體管的晶體管MNl形成于P型襯底(Psub)之上的半導體結構。
[0044]在此，示出了其中寄生晶體管NPN由相鄰的N型擴散區(qū)、與POUT端子耦接的晶體管麗I的N型擴散區(qū)以及另一半導體元件的P型擴散區(qū)形成的情形。[0045]在本例中，在其中產(chǎn)生了寄生晶體管NPN的情形中，當寄生晶體管的發(fā)射極的電壓變?yōu)榈陀诘仉妷篏NDP時，則產(chǎn)生基極-發(fā)射極電壓VBE的電位差。因此，寄生晶體管NPN變?yōu)閷ǖ?0N)。
[0046]再次參照圖3，例如，當寄生晶體管NPN變?yōu)閷〞r，泄漏電流可以從在作為半導體元件的晶體管MPINV和晶體管麗INV之間的連接節(jié)點流入輸入端子POUTl。在該情況下，可能會引起故障，例如，保持于晶體管MPINV與晶體管MNINV之間的節(jié)點的電壓電平的反轉。
[0047]圖5是說明與通用電機驅(qū)動器112的驅(qū)動相關的操作狀態(tài)的時序圖。
[0048]參照圖5，在此示出了流過電感性負載的電流IM，以及輸出端子POUTl和P0UT2、控制信號PINl和PIN2的以及柵極端子PGATEl和NGATEl的電壓電平。
[0049]在此，控制信號PIN2被固定于“L”電平(VL)。根據(jù)控制信號PIN2 (處于“L”電平)，假定晶體管MP2固定于非導通(OFF)狀態(tài)，而晶體管麗2固定于導通(ON)狀態(tài)。
[0050]另外，晶體管MPl和麗I的柵極端子根據(jù)控制信號PINl的上升或下降來控制。具體地，根據(jù)控制信號PINl從“L”電平(VL)上升至“H”電平(VH)，晶體管麗I的柵極端子(NGATEl)被設置為“L”電平。此外，在經(jīng)過了停滯時段之后，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。此外，根據(jù)控制信號PINl從“H”電平下降至“L”電平，晶體管MPl的柵極端子(PGATEl)被設置為“H”電平。另外，在經(jīng)過了停滯時段之后，晶體管麗I的柵極端子(NGATEl)被設置為“H”電平。
[0051]在本例中，在時刻T100，控制信號PINl轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)被設置為“L”電平。然后，晶體管麗I進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T102，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。與此同時，晶體管MPl進入導通(ON)狀態(tài)。
[0052]在時刻TlOO與時刻T102之間的停滯時段內(nèi)，由于在線圈L內(nèi)產(chǎn)生了電感性負載電流，因而，輸出端子POUTl的電壓轉變?yōu)楸鹊仉妷篏NDP低二極管的正向電壓的電壓。
[0053]以同樣的方式，在時刻T104，控制信號PINl轉變?yōu)椤癓”電平。與此同時，晶體管MPl的柵極端子(PGATEl)從“L”電平轉變?yōu)椤癏”電平。然后，晶體管MPl進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T106，晶體管麗I的柵極端子(NGATEl)從“L”電平轉變?yōu)椤癏”電平。與此同時，晶體管麗I進入導通(ON)狀態(tài)。
[0054]在時刻T104與時刻T106之間的停滯時段內(nèi)，由于在線圈L內(nèi)產(chǎn)生了電感性負載電流，因而輸出端子POUTl的電壓轉變?yōu)楸鹊仉妷篏NDP低二極管的正向電壓的電壓。
[0055]另外，以同樣的方式，在時刻T108，控制信號PIN2轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)轉變?yōu)椤癓”電平。此外，晶體管麗I進入非導通(OFF)狀態(tài)。此外，在經(jīng)過了停滯時段之后的時刻T110，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。與此同時，晶體管MPl進入導通(ON)狀態(tài)。
[0056]在時刻T108與時刻TllO之間的停滯時段內(nèi)，由于在線圈L內(nèi)產(chǎn)生了電感性負載電流，因而輸出端子P0UT1的電壓轉變?yōu)楸鹊仉妷篏NDP低二極管的正向電壓的電壓。
[0057]因此，在晶體管麗I或晶體管MPl根據(jù)控制信號PINl而進入非導通(OFF)狀態(tài)的停滯時段內(nèi)，由于使輸出端子P0UT1具有比地電壓GNDP低的電壓，因而寄生晶體管可以變?yōu)閷?，并且泄漏電流可以流入。[0058]在本發(fā)明的第一實施例中，描述了一種在驅(qū)動電感性負載或電容性負載的半導體器件中，在停滯時段內(nèi)抑制泄漏電流以由此抑制干擾的系統(tǒng)。
[0059](第一實施例)
[0060]圖6是說明根據(jù)本發(fā)明的第一實施例的電機驅(qū)動器12的配置的圖。
[0061 ] 參照圖6，電機驅(qū)動器12包括耦接于電源電壓VM與輸出端子POUTl之間的P溝道MOS晶體管MP1，以及耦接于輸出端子POUTl與地電壓GNDP之間的N溝道MOS晶體管麗I。另外，電機驅(qū)動器還包括耦接于電源電壓VM與輸出端子P0UT2之間的P溝道MOS晶體管MP2，以及耦接于輸出端子P0UT2與地電壓GNDP之間的N溝道MOS晶體管麗2。
[0062]此外，模擬邏輯電路10包括根據(jù)控制信號PINl來驅(qū)動晶體管MPl和麗I的第一子驅(qū)動部件20，以及根據(jù)控制信號PIN2來驅(qū)動晶體管MP2和麗2的第二子驅(qū)動部件21。此夕卜，第一子驅(qū)動部件20驅(qū)動作為N溝道MOS晶體管的旁路晶體管MN3 (將描述)。另外，第二子驅(qū)動部件21驅(qū)動作為N溝道MOS晶體管的旁路晶體管MN4 (將描述)。
[0063]晶體管MPl和MP2的源極端子和背柵端子與電源電壓VM耦接，而晶體管麗I和MN2的源極端子和背柵端子與地電壓GNDP耦接。
[0064]晶體管MPl和麗I的連接節(jié)點與輸出端子POUTl耦接，而晶體管MP2和麗2的連接節(jié)點與輸出端子P0UT2耦接。晶體管MPl和MNl的柵極端子與第一子驅(qū)動部件20耦接。另外，晶體管MP2和MN2的柵極端子與第二子驅(qū)動部件21耦接。
[0065]此外，還提供有耦接于地電壓GNDP與輸出端子POUTl之間的旁路晶體管麗3，以及耦接于地電壓GNDP與輸出端子P0UT2之間的旁路晶體管MN4。
[0066]在本例中，旁路晶體管麗3或旁路晶體管MN4在停滯時段內(nèi)被設置為導通(ON)狀態(tài)。
[0067]圖7是說明與根據(jù)本發(fā)明的第一實施例的電機驅(qū)動器12的驅(qū)動相關的操作狀態(tài)的時序圖。
[0068]參照圖7，在此示出了流向電感性負載的電流IM，以及輸出端子POUTl和P0UT2的，控制信號PINl和PIN2的，柵極端子PGATEl、NGATEl、NGATE3和NGATE4的，以及控制信號DIRl和DIR2的電壓電平。在此，控制信號PIN2固定于“L”電平。根據(jù)控制信號PIN2(處于“L”電平)，假定晶體管MP2固定于非導通(OFF)狀態(tài)，而晶體管麗2固定于導通(ON)狀態(tài)。
[0069]另外，晶體管MPl和MNl的柵極端子根據(jù)控制信號PINl的上升或下降來控制。具體地，根據(jù)控制信號PINl從“L”電平上升至“H”電平，晶體管麗I的柵極端子(NGATEl)被設置為“L”電平。此外，在經(jīng)過了停滯時段之后，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。此外，根據(jù)控制信號PINl從“H”電平下降至“L”電平，晶體管MPl的柵極端子(PGATEl)被設置為“H”電平。另外，在經(jīng)過了停滯時段之后，晶體管麗I的柵極端子(NGATEl)被設置為“H”電平。
[0070]此外，控制信號DIRl和DIR2被用作選擇驅(qū)動旁路晶體管的子驅(qū)動部件的選擇信號。具體地，控制信號DIRl和DIR2處于彼此互補的關系，并且在選擇第一子驅(qū)動部件20以由此驅(qū)動旁路晶體管時，控制信號DIRl被設置為“H”電平，而控制信號DIR2被設置為“L”電平。另外，在選擇第二子驅(qū)動部件21以由此驅(qū)動旁路晶體管時，假定控制信號DIRl被設置為“L”電平，而控制信號DIR2被設置為“H”電平。[0071]在本例中，假定控制信號DIR2被設置為“L”電平。S卩，假定控制信號DIRl被設置為“H”電平。即，假定電流從輸出端子POUTl流到輸出端子P0UT2。
[0072]在本例中，旁路晶體管基于控制信號DIRl和DIR2以及控制信號PINl和PIN2的組合來控制。
[0073]在時刻Tl，控制信號PINl轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)被設置為“L”電平。然后，晶體管MNl進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T2，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。與此同時，晶體管MPl進入導通(ON)狀態(tài)。
[0074]在時刻Tl與時刻T2之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl將旁路晶體管麗3的柵極端子(NGATE3)設置為“H”電平。與此同時，旁路晶體管麗3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與地電壓GNDP電接合。因此，即使在線圈L內(nèi)產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲OUTl的電壓低二極管的正向電壓的電壓。
[0075]以同樣的方式，在時刻T3，控制信號PINl轉變?yōu)椤癓”電平。與此同時，晶體管MPl的柵極端子(PGATEl)從“L”電平轉變?yōu)椤癏”電平。然后，晶體管MPl進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T4，晶體管麗I的柵極端子(NGATEl)從“L”電平轉變?yōu)椤癏”電平。與此同時，晶體管麗I進入導通(ON)狀態(tài)。
[0076]在時刻T3與時刻T4之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl將旁路晶體管麗3的柵極端子(NGATE3)設置為“H”電平。與此同時，旁路晶體管麗3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與地電壓GNDP電接合。因此，即使在線圈L內(nèi)產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲OUTl的電壓低二極管的正向電壓的電壓。
[0077]此外，以同樣的方式，在時刻T5，控制信號PINl轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)轉變?yōu)椤癓”電平。然后，晶體管麗I進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T6，晶體管MPl的柵極端子(PGATEl)被設置為“L”電平。與此同時，晶體管MPl進入導通(ON)狀態(tài)。
[0078]在時刻T5與時刻T6之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl將旁路晶體管麗3的柵極端子(NGATE3)設置為“H”電平。與此同時，旁路晶體管麗3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與地電壓GNDP電接合。因此，即使在線圈L內(nèi)產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲OUTl的電壓低二極管的正向電壓的電壓。
[0079]因此，防止生成導致電路在停滯時段內(nèi)發(fā)生故障的不必要的泄漏電流成為可能，因為回流電流(電感性負載電流)沒有流經(jīng)晶體管MN1，而是流經(jīng)旁路晶體管MN3。S卩，在晶體管MNl進入截止狀態(tài)(這是不必要的泄漏電流的產(chǎn)生因素)的時段內(nèi)，流過背柵而生成PN結的正向電壓的電流經(jīng)由旁路晶體管麗3來供應。因此，通過減少產(chǎn)生正向電壓，可以減少輸出端子的電壓下降到地電壓以下的現(xiàn)象，以由此抑制不必要的泄漏電流的產(chǎn)生并且防止電路發(fā)生故障(干擾)。
[0080](第一實施例的變型)
[0081]圖8是說明按照根據(jù)本發(fā)明的第一實施例的變型的電機驅(qū)動器12的驅(qū)動的操作狀態(tài)的時序圖。
[0082]參照圖8，在此示出了流過電感性負載的電流頂，以及輸出端子POUTl和P0UT2的，控制信號PINl和PIN2的，柵極端子PGATE1、NGATE2、PGATE2和NGATE4的，以及控制信號DIRl和DIR2的電壓電平。
[0083]在此，控制信號PINl固定于“H”電平。根據(jù)控制信號PINl (處于“H”電平)，假定晶體管MPl固定于導通(ON)狀態(tài)，而晶體管麗I固定于非導通(OFF)狀態(tài)。
[0084]另外，晶體管MP2和MN2的柵極端子根據(jù)控制信號PIN2的上升或下降來控制。具體地，根據(jù)控制信號PIN2從“L”電平上升至“H”電平，晶體管麗2的柵極端子(NGATE2)被設置為“L”電平。此外，在經(jīng)過了停滯時段之后，晶體管MP2的柵極端子(PGATE2)被設置為“L”電平。此外，根據(jù)控制信號PIN2從“H”電平下降至“L”電平，晶體管MP2的柵極端子(PGATE2)被設置為“H”電平。另外，在經(jīng)過了停滯時段之后，晶體管麗2的柵極端子(NGATE2)被設置為“H”電平。
[0085]在本例中，假定控制信號DIRl被設置為“L”電平，而控制信號DIR2被設置為“H”電平。
[0086]在時刻T1A，控制信號PIN2轉變?yōu)椤癓”電平。與此同時，晶體管MP2的柵極端子(PGATE2)轉變?yōu)椤癏”電平。然后，晶體管MP2進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T2A，晶體管麗2的柵極端子(NGATE2)被設置為“H”電平。與此同時，晶體管麗2進入導通(ON)狀態(tài)。
[0087]在此描述了在被配置于耦接有作為電感性負載的線圈L的半導體器件之上的橋接電路中，其中已經(jīng)發(fā)生了從給作為電感性負載的線圈L供應電流的狀態(tài)轉變到高阻抗的狀態(tài)(即，為了我們稱為防止饋通電流的目的而提供的停滯期)的情形。
[0088]作為晶體管麗2從導通(ON)狀態(tài)到非導通(OFF)狀態(tài)的轉變的結果，橋接電路的晶體管MN2進入截止狀態(tài)。
[0089]與此同時，作為電感性負載的線圈L設法促使電流從輸出端子POUTl流向輸出端子P0UT2。即，產(chǎn)生了電感性負載電流，并且該電流沿正向經(jīng)由形成于作為晶體管MP2的結構的漏極端子與背柵之間的PN結的寄生二極管從P型區(qū)流向N型區(qū)，并且電流經(jīng)由線圈L和晶體管MP2流向電源接線。
[0090]因此，在作為耦接有作為電感性負載的線圈L的橋接電路的端子、且輸出電流的輸出端子P0UT2中，電壓變?yōu)楸入娫措妷篤M高PN結的正向電壓的電壓(在本例中為虛線區(qū)部分)。同樣，在這種情況下，由于在晶體管進入非導通(OFF)狀態(tài)的停滯時段內(nèi)，使輸出端子POUTl具有比電源電壓VM高的電壓，因而寄生晶體管可以變?yōu)閷?，并且泄漏電流可以流入?br> [0091]因此，在本例中，在時刻TlA與時刻T2A之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2而將旁路晶體管MN4的柵極端子(NGATE4)設置為“H”電平。與此同時，旁路晶體管MN4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與地電壓GNDP電接合。
[0092]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子P0UT2的電壓高二極管的正向電壓的電壓，將旁路晶體管MN4拉低至導通(ON)狀態(tài)。因此，上升到比電源電壓VM高的電壓被抑制。
[0093]以同樣的方式，在時刻T3A，控制信號PIN2轉變?yōu)椤癏”電平。與此同時，晶體管麗2的柵極端子(NGATE2)從“H”電平轉變?yōu)椤癓”電平。然后，晶體管麗2進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T4A，晶體管MP2的柵極端子(PGATE2)從“H”電平轉變?yōu)椤癓”電平。與此同時，晶體管MP2進入導通(ON)狀態(tài)。
[0094]在時刻T3A與時刻T4A之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2將旁路晶體管MN4的柵極端子(NGATE4)設置為“H”電平。與此同時，旁路晶體管MN4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與地電壓GNDP電接合。
[0095]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子P0UT2的電壓高二極管的正向電壓的電壓，將旁路晶體管MN4拉低至導通(ON)狀態(tài)。因此，上升到比電源電壓VM高的電壓被抑制。
[0096]另外，以同樣的方式，在時刻T5A，控制信號PIN2轉變?yōu)椤癓”電平。與此同時，晶體管MP2的柵極端子(PGATE2)轉變?yōu)椤癏”電平。然后，晶體管MP2進入非導通(OFF)狀態(tài)。此外，在經(jīng)過了停滯時段之后的時刻T6A，晶體管麗2的柵極端子(NGATE2)轉變?yōu)椤癏”電平。與此同時，晶體管麗2進入導通(ON)狀態(tài)。
[0097]在時刻T5A與時刻T6A之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2將旁路晶體管MN4的柵極端子(NGATE4)設置為“H”電平。與此同時，旁路晶體管MN4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與地電壓GNDP電接合。
[0098]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子P0UT2的電壓高二極管的正向電壓的電壓，將旁路晶體管MN4拉低至導通(ON)狀態(tài)。因此，上升到比電源電壓VM高的電壓被抑制。
[0099]因此，防止生成導致電路在停滯時段內(nèi)發(fā)生故障的不必要的泄漏電流成為可能，因為回流電流(電感性負載電流)沒有流經(jīng)晶體管MP2，而是流經(jīng)晶體管MN4。S卩，在晶體管MP2進入截止狀態(tài)(這是不必要的泄漏電流的產(chǎn)生因素)的時段內(nèi)，流過背柵而生成PN結的正向電壓的電流經(jīng)由旁路晶體管MN4來供應。因此，通過減少產(chǎn)生正向電壓，可以減少其中輸出端子的電壓超過電源電壓的現(xiàn)象，以由此抑制不必要的泄漏電流的產(chǎn)生并且防止電路發(fā)生故障(干擾)。
[0100](第二實施例)
[0101]圖9是說明根據(jù)本發(fā)明的第二實施例的電機驅(qū)動器12A的配置的圖。
[0102]參照圖9，與圖6中的電機驅(qū)動器6相比，電機驅(qū)動器12A的不同之處在于:提供了旁路晶體管MP3和MP4，來代替旁路晶體管麗3和MN4。其他方面是相同的，因而不再重復關于它們的詳細說明。
[0103]旁路晶體管MP3耦接于電源電壓VM與輸出端子POUTl之間，而其柵極與第一子驅(qū)動部件20耦接。旁路晶體管MP4耦接于電源電壓VM與輸出端子P0UT2之間，而其柵極與第二子驅(qū)動部件21耦接。
[0104]在本例中，旁路晶體管MP3或旁路晶體管MP4在停滯時段內(nèi)被設置為導通(ON)狀態(tài)。
[0105]圖10是說明與根據(jù)本發(fā)明的第二實施例的電機驅(qū)動器12A的驅(qū)動相關的操作狀態(tài)的時序圖。
[0106]參照圖10，在此示出了流向電感性負載的電流頂，以及輸出端子POUTl和P0UT2的，控制信號PINl和PIN2的，柵極端子PGATEl、NGATEl、PGATE3和PGATE4的，以及控制信號DIRl和DIR2的電壓電平。
[0107]在此，控制信號PIN2固定于“L”電平。根據(jù)控制信號PIN2 (處于“L”電平)，假定晶體管MP2固定于非導通(OFF)狀態(tài)，而晶體管麗2固定于導通(ON)狀態(tài)。
[0108]另外，晶體管MPl和麗I的柵極端子根據(jù)控制信號PINl來控制。具體地，根據(jù)控制信號PINl從“L”電平上升至“H”電平，晶體管麗I的柵極端子被設置為“L”電平。此夕卜，在經(jīng)過了停滯時段之后，晶體管MPl的柵極端子被設置為“L”電平。此外，根據(jù)控制信號PINl從“H”電平下降至“L”電平，晶體管MPl的柵極端子被設置為“H”電平。另外，在經(jīng)過了停滯時段之后，晶體管MNl的柵極端子被設置為“H”電平。
[0109]在本例中，假定控制信號DIRl被設置為“H”電平，而控制信號DIR2被設置為“L”電平。
[0110]在時刻T11，控制信號PINl轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)轉變?yōu)椤癓”電平。然后，晶體管麗I進入非導通(OFF)狀態(tài)。此外，在經(jīng)過了停滯時段之后的時刻T12，晶體管MPl的柵極端子(PGATEl)轉變?yōu)椤癓”電平。與此同時，晶體管MPl的柵極端子(PGATEl)進入導通(ON)狀態(tài)。
[0111]在時刻Tll與時刻T12之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl將旁路晶體管MP3的柵極端子(PGATE3)設置為“L”電平。與此同時，旁路晶體管MP3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與電源電壓VM電接合。
[0112]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子POUTl的電壓低二極管的正向電壓的電壓，將旁路晶體管MP3拉高至導通(ON)狀態(tài)。因此，電壓下降到低于地電壓GNDP被抑制。
[0113]以同樣的方式，在時刻T13，控制信號PIN2轉變?yōu)椤癓”電平。與此同時，晶體管MPl的柵極端子(PGATEl)從“L”電平轉變?yōu)椤癏”電平。另外，晶體管MPl進入非導通(OFF)狀態(tài)。并且，在經(jīng)過了停滯時段之后的時刻T14，晶體管MNl的柵極端子(NGATEl)從“L”電平轉變?yōu)椤癏”電平。與此同時，晶體管MNl進入導通(ON)狀態(tài)。
[0114]在時刻T13與時刻T14之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl將旁路晶體管MP3的柵極端子(PGATE3)設置為“L”電平。與此同時，旁路晶體管MP3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與電源電壓VM電接合。
[0115]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子POUTl的電壓低二極管的正向電壓的電壓，將旁路晶體管MP3拉高至導通(ON)狀態(tài)。因此，電壓下降到低于地電壓GNDP被抑制。
[0116]另外，以同樣的方式，在時刻T15，控制信號PIN2轉變?yōu)椤癏”電平。與此同時，晶體管麗I的柵極端子(NGATEl)轉變?yōu)椤癓”電平。然后，晶體管麗I進入非導通(OFF)狀態(tài)。此外，在經(jīng)過了停滯時段之后的時刻T16，晶體管MPl的柵極端子PGATEl轉變?yōu)椤癓”電平。與此同時，晶體管MPl進入導通(ON)狀態(tài)。
[0117]在時刻T15與時刻T16之間的停滯時段內(nèi)，第一子驅(qū)動部件20基于控制信號PINl和DIRl而將旁路晶體管MP3的柵極端子(PGATE3)設置為“L”電平。與此同時，旁路晶體管MP3進入導通(ON)狀態(tài)。因此，輸出端子POUTl與電源電壓VM電接合。
[0118]在本例中，為了使得不對應于電感性負載電流而轉變到比輸出端子POUTl的電壓低二極管的正向電壓的電壓，將旁路晶體管MP3拉高至導通(ON)狀態(tài)。因此，電壓下降到低于地電壓GNDP被抑制。
[0119]因此，防止生成導致電路在停滯時段內(nèi)的異常操作的不必要的泄漏電流成為可能，因為回流電流(電感性負載電流)沒有流經(jīng)晶體管MN1，而是流經(jīng)旁路晶體管MP3。S卩，在晶體管MNl進入截止狀態(tài)(這是不必要的泄漏電流的產(chǎn)生因素)的時段內(nèi)，流過背柵而生成PN結的正向電壓的電流經(jīng)由旁路晶體管MP3來供應。因此，通過減少產(chǎn)生正向電壓，可以減少其中輸出端子的電壓下降到地電壓以下的現(xiàn)象，由此抑制不必要的泄漏電流的產(chǎn)生并且防止電路發(fā)生故障(干擾)。
[0120](第二實施例的變型)
[0121]圖11是說明按照根據(jù)本發(fā)明的第二實施例的變型的電機驅(qū)動器12A的驅(qū)動的操作狀態(tài)的時序圖。
[0122]參照圖11，在此示出了流到電感性負載的電流IM，以及輸出端子POUTl和P0UT2的，控制信號PINl和PIN2的，柵極端子PGATE2、NGATE2、PGATE3和PGATE4的，以及控制信號DIRl和DIR2的電壓電平。
[0123]在此，控制信號PINl固定于“H”電平。根據(jù)控制信號PINl (處于“H”電平)，假定晶體管MPl固定于導通(ON)狀態(tài)，而晶體管麗I固定于非導通(OFF)狀態(tài)。
[0124]另外，晶體管MP2和麗2的柵極端子根據(jù)控制信號PIN2來控制。具體地，根據(jù)控制信號PIN2從“H”電平下降至“L”電平，晶體管MP2的柵極端子被設置為“H”電平。另夕卜，在經(jīng)過了停滯時段之后，晶體管MN2的柵極端子被設置為“H”電平。此外，根據(jù)控制信號PIN2從“L”電平上升至“H”電平，晶體管麗2的柵極端子被設置為“L”電平。而且，在經(jīng)過了停滯時段之后，晶體管MP2的柵極端子被設置為“L”電平。
[0125]在本例中，假定控制信號DIRl被設置為“L”電平，而控制信號DIR2被設置為“H”電平。
[0126]在時刻T21，控制信號PIN2轉變?yōu)椤癓”電平。與此同時，晶體管MP2的柵極端子(PGATE2)轉變?yōu)椤癏”電平。然后，晶體管MP2進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T22，晶體管麗2的柵極端子(NGATE2)轉變?yōu)椤癏”電平。與此同時，晶體管麗2的柵極端子(NGATE2)進入導通(ON)狀態(tài)。
[0127]在此，在被配置于耦接有作為電感性負載的線圈L的半導體器件之上的橋接電路中，描述了其中已經(jīng)發(fā)生了從給作為電感性負載的線圈L供應電流的狀態(tài)轉變到高阻抗的狀態(tài)(即，為了我們稱為防止饋通電流的目的而設置的停滯期)的情形。
[0128]作為晶體管麗2從導通(ON)狀態(tài)到非導通(OFF)狀態(tài)的轉變的結果，橋接電路的晶體管MN2進入截止狀態(tài)。
[0129]與此同時，作為電感性負載的線圈L設法促使電流從輸出端子POUTl流向輸出端子P0UT2。即，產(chǎn)生了電感性負載電流，并且該電流沿正向經(jīng)由形成于作為晶體管MP2的結構的漏極端子與背柵之間的PN結的寄生二極管從P型區(qū)流向N型區(qū)，并且電流經(jīng)由線圈L和晶體管MP2流向電源導線。
[0130]因此，在作為耦接有作為電感性負載的線圈L的橋接電路的端子、且輸出電流的輸出端子P0UT2中，電壓變?yōu)楸入娫措妷篤M高PN結的正向電壓的電壓(在本例中為虛線區(qū)部分)。同樣，在這種情況下，由于在晶體管進入非導通(OFF)狀態(tài)的停滯時段內(nèi)，使輸出端子P0UT2具有比電源電壓VM高的電壓，因而寄生晶體管可以變?yōu)閷?，并且泄漏電流可以流入?br> [0131]因此，在本例中，在時刻T21與時刻T22之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2將旁路晶體管MP4的柵極端子(PGATE4)設置為“L”電平。與此同時，旁路晶體管MP4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與電源電壓VM電接合。因此，即使在產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲0UT2的電壓高二極管的正向電壓的電壓。
[0132]以同樣的方式，在時刻T23，控制信號PIN2轉變?yōu)椤癏”電平。與此同時，晶體管麗2的柵極端子(NGATE2)從“H”電平轉變?yōu)椤癓”電平。然后，晶體管麗2進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T24，晶體管MP2的柵極端子(PGATE2)從“H”電平轉變?yōu)椤癓”電平。與此同時，晶體管MP2進入導通(ON)狀態(tài)。
[0133]在時刻T23與時刻T24之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2而將旁路晶體管MP4的柵極端子(PGATE4)設置為“L”電平。與此同時，旁路晶體管MP4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與電源電壓VM電接合。因此，即使在產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲0UT2的電壓高二極管的正向電壓的電壓。
[0134]另外，以同樣的方式，在時刻T25，控制信號PIN2轉變?yōu)椤癓”電平。與此同時，晶體管MP2的柵極端子(PGATE2)轉變?yōu)椤癏”電平。然后，晶體管MP2進入非導通(OFF)狀態(tài)。另外，在經(jīng)過了停滯時段之后的時刻T26，晶體管麗2的柵極端子(NGATE2)轉變?yōu)椤癏”電平。與此同時，晶體管麗2進入導通(ON)狀態(tài)。
[0135]在時刻T25與時刻T26之間的停滯時段內(nèi)，第二子驅(qū)動部件21基于控制信號PIN2和DIR2將旁路晶體管MP4的柵極端子(PGATE4)設置為“L”電平。與此同時，旁路晶體管MP4進入導通(ON)狀態(tài)。因此，輸出端子P0UT2與電源電壓VM電接合。因此，即使在產(chǎn)生電感性負載電流時，電壓也不轉變?yōu)楸容敵龆俗覲0UT2的電壓高二極管的正向電壓的電壓。
[0136]因此，防止生成導致電路在停滯時段內(nèi)發(fā)生故障的不必要的泄漏電流成為可能，因為回流電流(電感性負載電流)沒有流經(jīng)晶體管MP2，而是流經(jīng)晶體管MP4。S卩，在晶體管MP2進入截止狀態(tài)(這是不必要的泄漏電流的產(chǎn)生因素)的時段內(nèi)，流經(jīng)背柵而生成PN結的正向電壓的電流經(jīng)由旁路晶體管MP4來供應。因此，通過減少產(chǎn)生正向電壓，可以減少其中輸出端子的電壓超過電源電壓的現(xiàn)象，由此抑制不必要的泄漏電流的產(chǎn)生并且防止電路發(fā)生故障(干擾)。
[0137](第三實施例)
[0138]圖12是說明根據(jù)本發(fā)明的第三實施例的電機驅(qū)動器12B的配置的圖。
[0139]參照圖12，電機驅(qū)動器12B是與圖6和圖9中的電機驅(qū)動器的配置結合的電機驅(qū)動器。
[0140]即，電機驅(qū)動器12B具有包括旁路晶體管麗3、MN4和MP3、PM4的配置。
[0141]其他方面是相同的，并且因而不重復關于它們的詳細描述。
[0142]另外，在第一子驅(qū)動部件20和第二子驅(qū)動部件21的每一個中輸入用于切換旁路晶體管的切換信號SEL。例如，假定當切換信號SEL處于“H”電平時，旁路晶體管麗3和MN4被使用。此外，假定當切換信號SEL處于“L”電平時，旁路晶體管MP3和MP4被使用。
[0143]在本發(fā)明的第三實施例中，要使用的旁路晶體管根據(jù)電機控制單元的電路特性來切換。
[0144]具體地，當比較作為電機控制單元的電路特性的地(GNDP)噪聲與電源噪聲時，在單元易受電源噪聲影響的情況下，切換信號SEL被設置為“L”電平，以便使用旁路晶體管MP3和MP4。相比之下，在單元易受地噪聲影響的情況下，切換信號SEL被設置為“H”電平，以便使用旁路晶體管麗3和MN4。
[0145]關于與通用電機驅(qū)動器12B的驅(qū)動相關的操作狀態(tài)，以上所說明的內(nèi)容同樣適應。即，在停滯時段內(nèi)，驅(qū)動器使用旁路晶體管麗3和MN4或者MP3和MP4來減少正向電壓的產(chǎn)生。
[0146]在本發(fā)明的第三實施例中，通過使用被應用于易受噪聲影響的那一側的適當?shù)呐月肪w管，根據(jù)電機控制單元的電路特性，可以抑制不必要的泄漏電流的產(chǎn)生并且防止電路發(fā)生故障(干擾)。
[0147]注意，在上文中已經(jīng)主要描述了與輸出端子耦接的電感性負載，但是這同樣適用于電容性負載。
[0148]通過根據(jù)上述實施例的配置，可以在短期內(nèi)實現(xiàn)將驅(qū)動電感性負載或電容性負載的電路安裝于同一芯片上(特別地，通過使用不包含隔離擴散層的廉價的晶圓處理)的高功能性、高性能且低成本的產(chǎn)品。
[0149]以上，已經(jīng)基于實施例具體描述了本發(fā)明人所完成的發(fā)明。但是，毋庸置疑，本發(fā)明并不限定于這些實施例，并且在不脫離本發(fā)明的要旨的范圍之內(nèi)，各種修改都是可能的。
【權利要求】
1.一種半導體器件，包括: 各自耦接至電感性或電容性負載的一端側和另一端側的第一輸出端子及第二輸出端子; 耦接于第一電壓與所述第一輸出端子之間的第一 MOS晶體管； 耦接于第二電壓與所述第一輸出端子之間的第二 MOS晶體管； 耦接于所述第一電壓與所述第二輸出端子之間的第三MOS晶體管； 耦接于所述第二電壓與所述第二輸出端子之間的第四MOS晶體管；以及驅(qū)動所述第一 MOS晶體管至所述第四MOS晶體管以便控制所述電感性或電容性負載的驅(qū)動電路， 其中所述驅(qū)動電路驅(qū)動所述第一 MOS晶體管至所述第四MOS晶體管，同時提供停滯期以使得所述第一 MOS晶體管及所述第二 MOS晶體管或者所述第三MOS晶體管及所述第四MOS晶體管彼此不導通，并且 其中所述半導體器件還包括第一旁路晶體管及第二旁路晶體管，所述第一旁路晶體管及所述第二旁路晶體管各自被設置為對應于所述第一輸出端子及所述第二輸出端子，并且用于在所述停滯期內(nèi)旁路形成于所述MOS晶體管內(nèi)的PN結的寄生二極管的正向電流。
2.根據(jù)權利要求1所述的半導體器件， 其中所述驅(qū)動電路包括: 用于根據(jù)第一控制信號來驅(qū)動所述第一MOS晶體管及所述第二MOS晶體管的第一子驅(qū)動電路；以及 用于根據(jù)第二控制信號來驅(qū)動所述第三MOS晶體管及所述第四MOS晶體管的第二子驅(qū)動電路。
3.根據(jù)權利要求2所述的半導體器件， 其中所述第一子驅(qū)動電路根據(jù)所述第一控制信號以及限定電流方向的電流方向信號來驅(qū)動所述第一旁路晶體管；并且 其中所述第二子驅(qū)動電路根據(jù)所述第二控制信號以及限定電流方向的電流方向信號來驅(qū)動所述第二旁路晶體管。
4.根據(jù)權利要求1所述的半導體器件， 其中所述第一旁路晶體管及所述第二旁路晶體管各自耦接于所述第一輸出端子及所述第二輸出端子與所述第二電壓之間；并且 其中所述半導體器件還包括第三旁路晶體管及第四旁路晶體管，所述第三旁路晶體管及所述第四旁路晶體管各自耦接于所述第一輸出端子及所述第二輸出端子與所述第一電壓之間，并且用于在停滯期內(nèi)旁路形成于MOS晶體管內(nèi)的PN結的寄生二極管的正向電流。
5.根據(jù)權利要求4所述的半導體器件， 其中所述驅(qū)動電路接收在所述第一旁路晶體管及所述第二旁路晶體管的使用與所述第三旁路晶體管及所述第四旁路晶體管的使用之間進行切換的切換信號。
【文檔編號】H03K19/0175GK103684403SQ201310385151
【公開日】2014年3月26日 申請日期:2013年8月30日 優(yōu)先權日:2012年8月31日
【發(fā)明者】小田切直也 申請人:瑞薩電子株式會社