非二進(jìn)制線性塊碼的并行編碼的制作方法
【專利摘要】一種編碼器模塊(400)包含依次耦合的P/L個奇偶校驗移位寄存器(403、403'、403″)，其中所述奇偶校驗移位寄存器(403、403'、403″)的第一奇偶校驗移位寄存器(403')的輸入端耦合到所述編碼器模塊(400)的輸入端(Din)，所述奇偶校驗移位寄存器(403、403'、403″)的最后一個奇偶校驗移位寄存器(403″)的輸出端耦合到所述編碼器模塊(400)的輸出端(Dout)，所述奇偶校驗移位寄存器(403、403'、403″)中的每一個經(jīng)配置以儲存L個奇偶校驗位。所述編碼器模塊(403)還包含反饋電路(405)，所述反饋電路包括P/L個奇偶校驗生成模塊(407)，其中所述奇偶校驗生成模塊(407)中的每一個通過開關(guān)(S1、S2、S3、S4)耦合到奇偶校驗移位寄存器(403、403'、403″)中的對應(yīng)一者的輸出端并且還耦合到所述第一奇偶校驗移位寄存器(403')的輸入端，其中所述奇偶校驗生成模塊(407)中的每一個經(jīng)配置以生成L個奇偶校驗位，用于在其對應(yīng)的開關(guān)(S1、S2、S3、S4)是閉合時傳輸?shù)剿龅谝黄媾夹ｒ炓莆患拇嫫?403')的輸入端。
【專利說明】非二進(jìn)制線性塊碼的并行編碼
[0001] 受版權(quán)保護(hù)的材料的保留權(quán)利
[0002] 此專利文獻(xiàn)的本發(fā)明的一部分包含受版權(quán)保護(hù)的材料。版權(quán)所有者不反對任何人 傳真復(fù)制所述專利文獻(xiàn)或?qū)＠_內(nèi)容在專利與商標(biāo)局的專利文件或記錄中出現(xiàn)的內(nèi)容， 但其它方面保留全部版權(quán)，無論什么權(quán)利。

【技術(shù)領(lǐng)域】
[0003] 本申請案大體上涉及非二進(jìn)制線性塊碼的編碼，并且具體來說涉及用于實施用于 非二進(jìn)制線性塊碼的并行編碼的系統(tǒng)和方法。

【背景技術(shù)】
[0004] 線性轉(zhuǎn)發(fā)誤差校正（FEC)代碼在必須保護(hù)數(shù)據(jù)完整性和正確性的通信和大容量 存儲系統(tǒng)中具有廣泛應(yīng)用。線性塊FEC采用數(shù)據(jù)位的塊并且通過添加多個冗余位來保護(hù)所 述數(shù)據(jù)塊。通常，編碼器計算這些冗余位，而解碼器使用所述冗余位來確定接收到的數(shù)據(jù)塊 的正確性，并且其中可能的是使用冗余位來校正數(shù)據(jù)的錯誤塊。
[0005] 線性塊代碼由標(biāo)號（n，k)指示，其中k消息位通過編碼器模塊編碼到η個編碼位 中。因此，n-k個冗余位通過編碼器添加到k個消息位（例如，數(shù)據(jù)塊）中。n-k個冗余位 也稱為奇偶校驗位。其中實施系統(tǒng)代碼，η個編碼位簡單地是k個消息位（例如，數(shù)據(jù)塊）， 隨后是n_k個奇偶校驗位。
[0006] 奇偶校驗位是基于在伽羅瓦域（Galois Field, GF)上定義的生成多項式g(x)計 算的。對于二進(jìn)制線性塊碼，所述生成多項式g(x)是定義在二階（GF(2))伽羅瓦域上的。 對于非二進(jìn)制線性塊碼，生成多頂式g(x)定義在q~m階（GF(cfm))伽羅瓦域上，其中q是 質(zhì)數(shù)。里德?所羅門（Reed Solomon，RS)編碼器屬于非二進(jìn)制線性塊碼的類別中。
[0007] 對于lOGbps的編碼器，可以實現(xiàn)的最大線速率是11. 09千兆位、秒。使用串行輸 入，其中單個輸入被處理一次，實現(xiàn)此類線速率將需要定時以在（11.09、m) = 1.109GHz下 運(yùn)算。由于計算奇偶校驗位中所涉及的復(fù)雜邏輯，保持此類高線速率同時使用串行輸入是 非常難以實現(xiàn)的。


【發(fā)明內(nèi)容】

[0008] 根據(jù)一些實施例，用于將K位消息的L位部分并行編碼到具有P個奇偶校驗位的 N位編碼消息中的編碼器模塊包含：輸入端，其經(jīng)配置以接收K位消息的L位部分；以及輸 出端，其經(jīng)配置以輸出所述N位編碼消息，其中所述編碼器模塊的輸入端耦合到所述輸出 端上。所述編碼器模塊還包含依次耦合的P/L個奇偶校驗移位寄存器，其中奇偶校驗移位 寄存器的第一奇偶校驗移位寄存器的輸入端耦合到編碼器模塊的輸入端，奇偶校驗移位寄 存器的最后一個奇偶校驗移位寄存器的輸出端耦合到編碼器模塊的輸出端，并且奇偶校驗 移位寄存器中的每一個經(jīng)配置以儲存L個奇偶校驗位。所述編碼器模塊還包含反饋電路， 所述反饋電路包括P/L個奇偶校驗生成模塊，其中奇偶校驗生成模塊中的每一個通過開關(guān) 耦合到奇偶校驗移位寄存器中的對應(yīng)一者的輸出端并且還耦合到第一奇偶校驗移位寄存 器的輸入端，其中奇偶校驗生成模塊中的每一個經(jīng)配置以生成L個奇偶校驗位，用于在其 對應(yīng)的開關(guān)是閉合時傳輸?shù)降谝黄媾夹ｒ炓莆患拇嫫鞯妮斎攵恕?br> [0009] 根據(jù)其他實施例，用于將K位消息的L位部分并行編碼到具有P個奇偶校驗位的 N位編碼消息中的編碼器模塊包含：輸入端，其經(jīng)配置以接收K位消息的L位部分；以及輸 出端，其經(jīng)配置以輸出所述N位編碼消息，其中所述編碼器模塊的輸入端耦合到所述輸出 端上。所述編碼器模塊還包含耦合到輸入端和輸出端的P/L個級延遲，以及依次耦合的P/L 個奇偶校驗移位寄存器，其中奇偶校驗移位寄存器的第一奇偶校驗移位寄存器的輸入端耦 合到編碼器模塊的輸入端，奇偶校驗移位寄存器的最后一個奇偶校驗移位寄存器的輸出端 耦合到編碼器模塊的輸出端，并且所述奇偶校驗移位寄存器中的每一個經(jīng)配置以儲存L個 奇偶校驗位。所述編碼器模塊還包含反饋電路，所述反饋電路包括P/L個奇偶校驗生成模 塊，其中奇偶校驗生成模塊中的每一個通過開關(guān)耦合到奇偶校驗移位寄存器中的對應(yīng)一者 的輸出端并且還耦合到第一奇偶校驗移位寄存器的輸入端，其中奇偶校驗生成模塊中的每 一個經(jīng)配置以生成L個奇偶校驗位，用于在其對應(yīng)的開關(guān)是閉合時傳輸?shù)降谝黄媾夹ｒ炓?位寄存器的輸入端。
[0010] 通過閱讀以下對于各實施例的詳細(xì)描述，其他以及另外的方面以及特征將是顯而 易見的。

【專利附圖】

【附圖說明】

【專利附圖】

【附圖說明】 [0011] 了各實施例的設(shè)計以及效用，其中相同的組件用共同的參考標(biāo)號來指 代。這些附圖未必按比例繪制。為了更好地了解獲得上文所述的優(yōu)點和其他優(yōu)點以及目標(biāo) 的過程，將提供對各實施例的更加確切的描述，所述各實施例在附圖中示出。這些附圖僅描 繪了典型實施例且因此不應(yīng)被視為所述權(quán)利要求書的范圍的限制。
[0012] 圖1說明了用于非二進(jìn)制線性塊碼的串行編碼的串行編碼器模塊。
[0013] 圖2說明了實施非二進(jìn)制線性塊碼的并行編碼的編碼器模塊。
[0014] 圖3說明了根據(jù)一些實施例實施非二進(jìn)制線性塊碼的并行編碼的編碼器模塊。
[0015] 圖4說明了根據(jù)一些實施例用于實施具有減少的扇出的非線性塊碼的并行編碼 的編碼器模塊。

【具體實施方式】
[0016] 下文將參考附圖描述各實施例。應(yīng)注意，各圖并非按比例繪制，且具有類似結(jié)構(gòu)或 功能的組件貫穿各圖由相同的參考數(shù)字來表示。應(yīng)當(dāng)注意，各圖僅意圖便于各實施例的描 述。它們并不意圖作為本發(fā)明的詳盡的描述或作為對所主張的發(fā)明的范圍的限制。此外， 所說明的實施例不需要具有所示的所有方面或優(yōu)點。和特定實施例一起描述的方面或優(yōu)點 不必限于該實施例并且可以在任何其它實施例（即使未這樣說明）中實行。此外，遍及本 說明書所提及的"一些實施例"或"其他實施例"意味著與各實施例一起所描述的特定特性、 結(jié)構(gòu)、材料，或特征包括在至少一個實施例中。因此，短語"在一些實施例中"或"在其他實 施例中"在遍及本說明書的各個位置的出現(xiàn)不必指代同一個實施例或多個實施例。
[0017] 線性塊代碼由標(biāo)號（n，k)指示，其中k消息位通過編碼器模塊編碼到η個編碼位 中。因此，n-k個冗余位通過編碼器添加到k個消息位（例如，數(shù)據(jù)塊）中。n-k個冗余位可 以稱為奇偶校驗位。其中實施系統(tǒng)代碼，η個編碼位簡單地是k個消息位（例如，數(shù)據(jù)塊）， 隨后是n-k個奇偶校驗位。奇偶校驗位是基于在伽羅瓦域（Galois Field, GF)上定義的生 成多項式g(x)計算的。對于非二進(jìn)制線性塊碼，生成多頂式g(x)定義在q~m階（GF(cfm)) 伽羅瓦域上，其中q是質(zhì)數(shù)。
[0018] 出于實例的目的，說明書的剩余部分將相對于定義在2~10階（GF(2~10))伽羅瓦 域上的生成多頂式描述。然而，重要的是應(yīng)注意用于非線性塊碼的并行編碼的方法和系統(tǒng) 可以經(jīng)擴(kuò)展以涵蓋定義在任何階伽羅瓦域上的生成多頂式。
[0019] 待編碼的k位消息由以下消息多頂式表示，其中mN_K對應(yīng)于2~m階伽羅瓦域中的 位：
[0020]

【權(quán)利要求】
1. 一種用于將K位消息的L位部分并行編碼到具有P個奇偶校驗位的N位編碼消息中 的編碼器模塊，其包括： 輸入端，其經(jīng)配置以接收所述K位消息的所述L位部分； 輸出端，其經(jīng)配置以輸出所述N位編碼消息； 移位寄存器電路，其耦合到所述輸入端和所述輸出端； 依次耦合的P/L個奇偶校驗移位寄存器，其中所述奇偶校驗移位寄存器的最后一個奇 偶校驗移位寄存器的輸入端耦合到所述編碼器模塊的所述輸入端，并且所述最后一個奇偶 校驗移位寄存器的輸出端耦合到所述編碼器模塊的所述輸出端；以及 反饋電路，所述反饋電路包括P/L個奇偶校驗生成模塊，其中所述奇偶校驗生成模塊 中的每一個通過開關(guān)耦合到所述最后一個奇偶校驗移位寄存器的所述輸出端，并且還耦合 到所述奇偶校驗移位寄存器中的對應(yīng)一者的輸入端，其中所述奇偶校驗生成模塊中的每一 個經(jīng)配置以生成L個奇偶校驗位，所述奇偶校驗位將在所述開關(guān)是閉合時儲存在所述奇偶 校驗移位寄存器中的對應(yīng)一者中。
2. 根據(jù)權(quán)利要求1所述的編碼器模塊， 其中所述移位寄存器電路是耦合到所述輸入端和所述輸出端的L位輸入端移位寄存 器。
3. 根據(jù)權(quán)利要求2所述的編碼器模塊， 其中在（K/L)個時鐘循環(huán)中的每一個期間： 所述反饋電路的所述開關(guān)是閉合的； 所述編碼器模塊將在其輸入端處接收到的所述K位消息的所述L位部分中的一者轉(zhuǎn)發(fā) 到所述輸入端移位寄存器和所述最后一個奇偶校驗移位寄存器的所述輸入端； 所述最后一個奇偶校驗移位寄存器將其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述反饋電路的所 述奇偶校驗生成模塊中的每一個，所述奇偶校驗生成模塊生成將儲存在所對應(yīng)的奇偶校驗 移位寄存器中的L個奇偶校驗位； 所述奇偶校驗移位寄存器中的每一個，而不是所述最后一個奇偶校驗移位寄存器，將 其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述奇偶校驗移位寄存器中的隨后一者；以及 所述輸入端移位寄存器將其儲存的數(shù)據(jù)轉(zhuǎn)發(fā)到所述編碼器模塊的所述輸出端； 其中在第（K/L)+l個時鐘循環(huán)期間： 所述輸入端移位寄存器將其儲存的數(shù)據(jù)轉(zhuǎn)發(fā)到所述編碼器模塊的所述輸出端；以及 所述編碼器模塊將在其輸入端處接收到的零輸入轉(zhuǎn)發(fā)到所述輸入端移位寄存器和所 述最后一個奇偶校驗移位寄存器的所述輸入端，由此打開所述反饋電路的所述開關(guān)； 其中在（K/L)+2到（N/L)+l個時鐘循環(huán)中的每一個期間： 所述最后一個奇偶校驗移位寄存器將其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述編碼器模塊的 所述輸出端；以及 所述奇偶校驗移位寄存器中的每一個，而不是所述最后一個奇偶校驗移位寄存器，將 其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述奇偶校驗移位寄存器中的隨后一者。
4. 根據(jù)權(quán)利要求1到3中任一權(quán)利要求所述的編碼器模塊，其中所述最后一個奇偶校 驗移位寄存器的所述輸出端和所述輸入端移位寄存器的輸出端通過多路復(fù)用器耦合到所 述編碼器模塊的所述輸出端。
5. 根據(jù)權(quán)利要求1到3中任一權(quán)利要求所述的編碼器模塊，其中在所述（K/L)個時鐘 循環(huán)中的每一個期間轉(zhuǎn)發(fā)到所述最后一個奇偶校驗移位寄存器的所述輸入端的所述L位 部分是與在該時鐘循環(huán)時儲存在所述最后一個奇偶校驗移位寄存器中的所述奇偶校驗位 組合。
6. 根據(jù)權(quán)利要求1到3中任一權(quán)利要求所述的編碼器模塊，其中在所述（K/L)個時鐘 循環(huán)中的每一個期間通過每個奇偶校驗生成模塊生成的所述奇偶校驗位是與在該時鐘循 環(huán)時儲存在對應(yīng)的奇偶校驗移位寄存器中的所述奇偶校驗位組合。
7. 根據(jù)權(quán)利要求1到3中任一權(quán)利要求所述的編碼器模塊，其中在所述第（K/L)+l個 時鐘循環(huán)時儲存在所述奇偶校驗移位寄存器中的每一個中的所述奇偶校驗位是最終的奇 偶校驗位值。
8. 根據(jù)權(quán)利要求1和2中任一權(quán)利要求所述的編碼器模塊，其中所述P個奇偶校驗位 是通過所述編碼器模塊在（K/L)+2到（N/L)+l個時鐘循環(huán)期間輸出的。
9. 根據(jù)權(quán)利要求8所述的編碼器模塊，其中所述P個奇偶校驗位是被輸出而作為L位 并行輸出。
10. 根據(jù)權(quán)利要求1和2中任一權(quán)利要求所述的編碼器模塊，其中所述奇偶校驗移位寄 存器是通過耦合到所述奇偶校驗移位寄存器中的每一個的控制信號控制的。
11. 根據(jù)權(quán)利要求1和2中任一權(quán)利要求所述的編碼器模塊，其中通過所述編碼器模塊 接收到的所述K位消息的所述L位部分是通過所述編碼器模塊在第（K/L) +1個時鐘循環(huán)期 間輸出的。
12. 根據(jù)權(quán)利要求1所述的編碼器模塊， 其中所述編碼器模塊的所述輸入端耦合到所述輸出端； 其中所述移位寄存器電路是耦合到所述輸入端和所述輸出端的P/L級延遲；以及 其中所述奇偶校驗移位寄存器中的每一個經(jīng)配置以儲存L個奇偶校驗位。
13. 根據(jù)權(quán)利要求12所述的編碼器模塊， 其中在（K/L)個時鐘循環(huán)中的每一個期間： 所述反饋電路的所述開關(guān)中的每一個是閉合的； 所述編碼器模塊將在其輸入端處接收到的所述K位消息的所述L位部分中的一者轉(zhuǎn)發(fā) 到所述第一奇偶校驗移位寄存器和所述編碼器模塊的所述輸出端； 所述奇偶校驗移位寄存器中的每一個將其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述奇偶校驗生 成模塊中的對應(yīng)一者，所述奇偶校驗生成模塊生成將被傳輸?shù)剿龅谝黄媾夹ｒ炓莆患拇?器的L個奇偶校驗位；以及 所述奇偶校驗移位寄存器中的每一個，而不是所述最后一個奇偶校驗移位寄存器，將 其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述奇偶校驗移位寄存器中的隨后一者； 其中在（K/L)+l到（P/L)個時鐘循環(huán)中的每一個期間： 所述編碼器模塊將在其輸入端接收到的零輸入轉(zhuǎn)發(fā)到所述第一奇偶校驗移位寄存 器； 所述反饋電路的所述開關(guān)中的一個或多個是逐個打開的；以及 所述奇偶校驗移位寄存器中的每一個將其儲存的奇偶校驗位傳輸?shù)剿銎媾夹ｒ炆?成模塊中的對應(yīng)一者； 其中在（(K/L) + (P/L))到（(N/L) + (P/L))個時鐘循環(huán)的每一個期間： 所述最后一個奇偶校驗移位寄存器將其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述編碼器模塊的 所述輸出端；以及 所述奇偶校驗移位寄存器中的每一個，而不是所述最后一個奇偶校驗移位寄存器，將 其儲存的奇偶校驗位轉(zhuǎn)發(fā)到所述奇偶校驗移位寄存器中的隨后一者。
14. 根據(jù)權(quán)利要求12所述的編碼器模塊，其中所述P個奇偶校驗位是在（K/L)+l到（P/ L)個時鐘循環(huán)期間通過所述編碼器模塊輸出的。
15. 根據(jù)權(quán)利要求14所述的編碼器模塊，其中所述P個奇偶校驗位是被輸出而作為L 位并行輸出。
【文檔編號】H03M13/15GK104247274SQ201280071938
【公開日】2014年12月24日 申請日期:2012年11月26日 優(yōu)先權(quán)日:2012年3月26日
【發(fā)明者】卡利安娜·克里薛南, 譚海若 申請人:吉林克斯公司