專利名稱：外置晶振電路的制作方法
技術領域：
本實用新型涉及電子電路技術領域，尤其涉及一種外置晶振電路。
背景技術：
隨著電子技術的發(fā)展，使得在電路設計中，對電路本身低功耗的要求也越來越高，因此，為了滿足電路的低功耗要求，如何最大限度地減小芯片的外置晶振電路的功耗是電路設計時必須要考慮的問題之一。

實用新型內(nèi)容本實用新型的主要目的是提供一種外置晶振電路，旨在降低晶振電路的功耗。為了達到上述目的，本實用新型提出一種外置晶振電路，該外置晶振電路包括晶·振、晶振起振電路、放大整形電路及時鐘信號輸出端；其中所述晶振的一端與所述晶振起振電路的一輸出端連接，且與所述放大整形電路的一輸入端連接，所述晶振的另一端與所述晶振起振電路的另一輸出端連接，且與所述放大整形電路的另一輸入端連接，所述放大整形電路的輸出端與所述時鐘信號輸出端連接。優(yōu)選地，所述晶振起振電路包括第一偏置電流輸入端、第一 NMOS管及第一電阻；其中所述第一 NMOS管的漏極與所述第一偏置電流輸入端連接，且分別與所述第一電阻的一端及所述晶振的一端連接，所述第一 NMOS管的柵極分別與所述第一電阻的另一端及所述晶振的另一端連接，所述第一 NMOS管的源極接地。優(yōu)選地，所述放大整形電路包括第二偏置電流輸入端、第三偏置電流輸入端、第二NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管；其中所述第一 PMOS管的源極與所述第二偏置電流輸入端連接，其漏極與所述第二NMOS管的漏極連接；所述第二 NMOS管的柵極與所述晶振起振電路中的第一 NMOS管的柵極連接，所述第二 NMOS管的源極接地；所述第二 PMOS管的源極與所述第三偏置電流輸入端連接，其柵極與所述第一 PMOS管的漏極連接，其漏極與所述時鐘信號輸出端連接，且分別與所述第三NMOS管的漏極及所述第一 PMOS管的柵極連接；所述第三NMOS管的柵極與所述晶振起振電路中的第一 NMOS管的漏極連接，所述第三NMOS管的源極接地。優(yōu)選地，該外置晶振電路還包括第一電容和第二電容；所述第一電容的一端接地，所述第一電容的另一端與所述晶振的一端連接；所述第二電容的一端接地，所述第二電容的另一端與所述晶振的另一端連接。優(yōu)選地，所述第一偏置電流輸入端包括第一供電電源和第一恒流源；所述第一恒流源的輸入端與所述第一供電電源連接，所述第一恒流源的輸出端與所述第一 NMOS管的漏極連接。優(yōu)選地，所述第二偏置電流輸入端包括第二供電電源和第二恒流源；所述第二恒流源的輸入端與所述第二供電電源連接，所述第二恒流源的輸出端與所述第一 PMOS管的源極連接。優(yōu)選地，所述第三偏置電流輸入端包括第三供電電源和第三恒流源；所述第三恒流源的輸入端與所述第三供電電源連接，所述第三恒流源的輸出端與所述第二 PMOS管的源極連接。優(yōu)選地，所述晶振起振所需的跨導值由所述第一 NMOS管的寬長比和所述第一恒流源的輸出電流決定。本實用新型提出的外置晶振電路，通過由第一偏置電流輸入端、第一 NMOS管及第一電阻所構成的晶振起振電路對晶振進行起振，并且通過由第二偏置電流輸入端、第三偏置電流輸入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管所構成的放大整形電路對上述晶振起振電路輸出端的信號進行放大整形，輸出一方波時鐘信號給本實用新型外置晶振電路后續(xù)的芯片的時鐘信號輸入腳。本實用新型外置晶振電路能夠降低電路的功耗，并且，本實用新型外置晶振電路還具有電路結構簡單及成本低的優(yōu)點。
圖I是本實用新型外置晶振電路較佳實施例的電路結構示意圖。本實用新型目的的實現(xiàn)、功能特點及優(yōu)點將結合實施例，參照附圖做進一步說明。
具體實施方式
以下結合說明書附圖及具體實施例進一步說明本實用新型的技術方案。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。圖I是本實用新型外置晶振電路較佳實施例的電路結構示意圖。參照圖1，本實用新型外置晶振電路包括晶振X、晶振起振電路101、放大整形電路102及時鐘信號輸出端103。其中，晶振X的一端與晶振起振電路101的一輸出端01連接，且與放大整形電路102的一輸入端ini連接，晶振X的另一端與晶振起振電路101的另一輸出端02連接，且與放大整形電路102的另一輸入端in2連接，放大整形電路102的輸出端out與時鐘信號輸出端103連接。時鐘信號輸出端103與本實用新型外置晶振電路后續(xù)的芯片(圖中未示出)的時鐘信號輸入腳連接。具體地，晶振起振電路101包括第一偏置電流輸入端1011、第一NMOS管Ml及第一電阻R1。第一偏置電流輸入端1011的電流為II。其中，第一 NMOS管Ml的漏極與第一偏置電流輸入端1011連接,且分別與第一電阻Rl的一端(也即晶振起振電路101的輸出端01)及晶振X的一端連接，第一 NMOS管Ml的柵極分別與第一電阻Rl的另一端(也即晶振起振電路101的輸出端02)及晶振X的另一端連接，第一 NMOS管Ml的源極接地。放大整形電路102包括第二偏置電流輸入端1021、第三偏置電流輸入端1022、第二 NMOS管M2、第三NMOS管M3、第一 PMOS管M4及第二 PMOS管M5。第二偏置電流輸入端1021的電流為12，第三偏置電流輸入端1022的電流為13。其中，第一 PMOS管M4的源極與第二偏置電流輸入端1021連接，第一 PMOS管M4的漏極與第二 NMOS管M2的漏極連接；第二 NMOS管M2的柵極為放大整形電路102的輸入端in2，與晶振起振電路101中的第一 NMOS管Ml的柵極連接，第二 NMOS管M2的源極接地；第二 PMOS管M5的源極與第三偏置電流輸入端1022連接，第二 PMOS管M5的柵極與第一 PMOS管M4的漏極連接，第二 PMOS管M5的漏極為放大整形電路102的輸出端out，與時鐘信號輸出端103連接，且分別與第三NMOS管M3的漏極及第一 PMOS管M4的柵極連接；第三NMOS管M3的柵極為放大整形電路102的輸入端inl，與晶振起振電路101中的第一 NMOS管Ml的漏極連接，第三NMOS管M3的源極接地。其中，上述第一偏置電流輸入端1011包括第一供電電源VCCl和第一恒流源A。第一恒流源A的輸入端與第一供電電源VCCl連接，第一恒流源A的輸出端與第一 NMOS管Ml的漏極連接。上述第二偏置電流輸入端1021包括第二供電電源VCC2和第二恒流源B。第二恒流源B的輸入端與第二供電電源VCC2連接，第二恒流源B的輸出端與第一 PMOS管M4的源極連接。上述第三偏置電流輸入端1022包括第三供電電源VCC3和第三恒流源C。第三恒流源C的輸入端與第三供電電源VCC3連接，第三恒流源C的輸出端與第二 PMOS管M5的源極連接。另外，本實用新型外置晶振電路還包括第一電容Cl和第二電容C2。其中，第一電容Cl的一端接地，第一電容Cl的另一端與晶振X的一端連接；第二電容C2的一端接地，第二電容C2的另一端與晶振X的另一端連接。其中，如圖I所示，晶振X通過晶振起振電路101起振后，第一電阻Rl兩端的信號XO和Xl是一個小擺幅的正弦波信號，該小擺幅的正弦波信號經(jīng)過放大整形電路102的放大整形后，從放大整形電路102的輸出端out輸出一方波時鐘信號,該方波時鐘信號輸出至本實用新型外置晶振電路后續(xù)的芯片(圖中未示出)的時鐘信號輸入腳。本實用新型實施例中，晶振X起振所需的跨導值是由晶振起振電路101中第一NMOS管Ml的寬長比和第一恒流源A的輸出電流Il的大小所決定的，即通過調(diào)節(jié)第一 NMOS管Ml的寬長比和第一恒流源A的輸出電流Il的大小即可實現(xiàn)調(diào)節(jié)晶振X起振所需的跨導值。本實用新型外置晶振電路，通過由第一偏置電流輸入端、第一 NMOS管及第一電阻所構成的晶振起振電路對晶振進行起振，并且通過由第二偏置電流輸入端、第三偏置電流輸入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管所構成的放大整形電路對上述晶振起振電路輸出端的信號進行放大整形，輸出一方波時鐘信號給本實用新型外置晶振電路后續(xù)的芯片的時鐘信號輸入腳。本實用新型外置晶振電路能夠降低電路的功耗，并且，本實用新型外置晶振電路還具有電路結構簡單及成本低的優(yōu)點。以上所述僅為本實用新型的優(yōu)選實施例，并非因此限制本實用新型的專利范圍，凡是利用本實用新型說明書及附圖內(nèi)容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本實用新型的專利保護范圍內(nèi)。
權利要求1.一種外置晶振電路，其特征在于，包括晶振、晶振起振電路、放大整形電路及時鐘信號輸出端；其中 所述晶振的一端與所述晶振起振電路的一輸出端連接，且與所述放大整形電路的一輸入端連接，所述晶振的另一端與所述晶振起振電路的另一輸出端連接，且與所述放大整形電路的另一輸入端連接，所述放大整形電路的輸出端與所述時鐘信號輸出端連接。
2.根據(jù)權利要求1所述的外置晶振電路，其特征在于，所述晶振起振電路包括第一偏置電流輸入端、第一 NMOS管及第一電阻；其中 所述第一 NMOS管的漏極與所述第一偏置電流輸入端連接，且分別與所述第一電阻的一端及所述晶振的一端連接，所述第一 NMOS管的柵極分別與所述第一電阻的另一端及所述晶振的另一端連接，所述第一 NMOS管的源極接地。
3.根據(jù)權利要求2所述的外置晶振電路，其特征在于，所述放大整形電路包括第二偏置電流輸入端、第三偏置電流輸入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管;其中 所述第一 PMOS管的源極與所述第二偏置電流輸入端連接，其漏極與所述第二 NMOS管的漏極連接；所述第二NMOS管的柵極與所述晶振起振電路中的第一NMOS管的柵極連接，所述第二 NMOS管的源極接地；所述第二 PMOS管的源極與所述第三偏置電流輸入端連接，其柵極與所述第一 PMOS管的漏極連接，其漏極與所述時鐘信號輸出端連接，且分別與所述第三NMOS管的漏極及所述第一 PMOS管的柵極連接；所述第三NMOS管的柵極與所述晶振起振電路中的第一 NMOS管的漏極連接，所述第三NMOS管的源極接地。
4.根據(jù)權利要求1、2或3所述的外置晶振電路，其特征在于，該外置晶振電路還包括第一電容和第二電容；所述第一電容的一端接地，所述第一電容的另一端與所述晶振的一端連接；所述第二電容的一端接地，所述第二電容的另一端與所述晶振的另一端連接。
5.根據(jù)權利要求4所述的外置晶振電路，其特征在于，所述第一偏置電流輸入端包括第一供電電源和第一恒流源；所述第一恒流源的輸入端與所述第一供電電源連接，所述第一恒流源的輸出端與所述第一 NMOS管的漏極連接。
6.根據(jù)權利要求5所述的外置晶振電路，其特征在于，所述第二偏置電流輸入端包括第二供電電源和第二恒流源；所述第二恒流源的輸入端與所述第二供電電源連接，所述第二恒流源的輸出端與所述第一 PMOS管的源極連接。
7.根據(jù)權利要求6所述的外置晶振電路，其特征在于，所述第三偏置電流輸入端包括第三供電電源和第三恒流源；所述第三恒流源的輸入端與所述第三供電電源連接，所述第三恒流源的輸出端與所述第二 PMOS管的源極連接。
8.根據(jù)權利要求7所述的外置晶振電路，其特征在于，所述晶振起振所需的跨導值由所述第一 NMOS管的寬長比和所述第一恒流源的輸出電流決定。
專利摘要本實用新型公開一種外置晶振電路，包括晶振、晶振起振電路、放大整形電路及時鐘信號輸出端；晶振的一端與晶振起振電路的一輸出端連接，且與放大整形電路的一輸入端連接，晶振的另一端與晶振起振電路的另一輸出端連接，且與放大整形電路的另一輸入端連接，放大整形電路的輸出端與時鐘信號輸出端連接。本實用新型降低了電路的功耗，并且，本實用新型還具有電路結構簡單及成本低的優(yōu)點。
文檔編號H03B5/06GK202663356SQ20122030190
公開日2013年1月9日 申請日期2012年6月26日 優(yōu)先權日2012年6月26日
發(fā)明者喬愛國, 劉嘉 申請人:深圳市芯?？萍加邢薰?br>