專利名稱：基于閾值邏輯的set/mos混合結(jié)構(gòu)的2:1復(fù)用器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于閾值邏輯的SET/M0S混合結(jié)構(gòu)的2:1復(fù)用器。
背景技術(shù)：
近半個世紀(jì)以來，集成電路一直按照摩爾定律迅速地發(fā)展。目前MOS管的特征尺寸已經(jīng)進(jìn)入小于100 nm的階段。根據(jù)國際半導(dǎo)體發(fā)展路線圖(ITRS)的預(yù)測，在未來10-15年中這種趨勢仍將繼續(xù)保持下去，在2020年MOS管的特征尺寸將小于10 nm。特征尺寸的不斷縮小，使得微電子技術(shù)的發(fā)展越來越接近其物理極限。CMOS技術(shù)面臨很大的挑戰(zhàn)，器件 的電學(xué)特性和可靠性出現(xiàn)了很多的問題，如短溝道效應(yīng)，強場效應(yīng)，漏極導(dǎo)致勢壘下降效應(yīng)
坐寸ο作為ー種基本的組合邏輯電路，復(fù)用器在信號傳輸、數(shù)據(jù)傳遞、數(shù)據(jù)總線控制等方面有重要的應(yīng)用。目前復(fù)用器的設(shè)計主要由傳統(tǒng)的CMOS器件構(gòu)成。隨著集成電路性能要求的提高，設(shè)計性能優(yōu)良、集成度高、功耗低的復(fù)用器成為新的難點。傳統(tǒng)的基于CMOS器件的復(fù)用器需要消耗較多的晶體管，功耗大，集成度不高，已經(jīng)不能夠滿足新性能的要求。
發(fā)明內(nèi)容本實用新型的目的是提供ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)的2:1復(fù)用器。本實用新型采用以下方案實現(xiàn)ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)的2:1復(fù)用器，其特征在于，包括輸入端XapXtl ;—反相器、由單端輸入的SET/M0S混合電路構(gòu)成，其輸入端與所述輸入端X連接；第一閾值邏輯門，其第一輸入端與所述輸入端Xtl連接；第ニ輸入端與所述反相器的輸出端連接；以及第ニ閾值邏輯門，其第一輸入端與所述輸入端X1連接，第二輸入端與所述輸入端X連接第三輸入端與所述第一閾值邏輯門的輸出端連接；所述的第一、ニ閾值邏輯門分別由ー多柵輸入的SET/M0S混合電路構(gòu)成。在本實用新型一實施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Vii ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，與所述NMOS管的源極連接。本實用新型利用SET/M0S混合結(jié)構(gòu)所具有的庫侖阻塞振蕩效應(yīng)和多柵輸入特性，實現(xiàn)了基于閾值邏輯的2:1復(fù)用器。該電路僅由2個閾值邏輯門和I個反相器構(gòu)成，共消耗3個PMOS管，3個NMOS管和3個SET。整個電路的平均功耗僅為19. 7 nW，輸入輸出電壓間具有較好的兼容性，輸出電壓具有較大的擺幅。與基于布爾邏輯的CMOS 2:1復(fù)用器相比，電路功耗明顯下降，管子數(shù)目得到了一定的減少，電路結(jié)構(gòu)得到了進(jìn)ー步的簡化。該復(fù)用器能夠在信號傳輸、數(shù)據(jù)傳遞、數(shù)據(jù)總線控制等領(lǐng)域中得到應(yīng)用，有利于降低電路功耗，節(jié)省芯片面積，提聞電路的集成度。
圖I為閾值邏輯門示意圖。圖2為多柵輸入SET/M0S混合電路原理圖。圖3為SET/M0S混合結(jié)構(gòu)2:1復(fù)用器原理圖。圖4為2:1復(fù)用器瞬態(tài)特性曲線。
具體實施方式
以下結(jié)合附圖及實施例對本實用新型做進(jìn)ー步說明。如圖3所示，本實用新型提供ー種基于閾值邏輯的SET/M0S混合結(jié)構(gòu)的2:1復(fù)用 器，其特征在于，包括輸入端XapXtl ;—反相器、由單端輸入的SET/M0S混合電路構(gòu)成，其輸入端與所述輸入端X連接；第一閾值邏輯門，其第一輸入端與所述輸入端Xtl連接；第ニ輸入端與所述反相器的輸出端連接；以及第ニ閾值邏輯門，其第一輸入端與所述輸入端X1連接，第二輸入端與所述輸入端X連接第三輸入端與所述第一閾值邏輯門的輸出端連接；所述的第一、ニ閾值邏輯門分別由ー多柵輸入的SET/M0S混合電路構(gòu)成。具體的，請參照圖I和圖2，本實用新型采用單電子晶體管(Single electrontransistor, SET)和MOS管相混合的方式進(jìn)行復(fù)用器的設(shè)計。作為新一代納米電子器件的典型代表，SET在功耗、工作速度等方面相對于傳統(tǒng)的微電子器件具有明顯的優(yōu)勢，被認(rèn)為是制造下一代低功耗、高密度超大規(guī)模集成電路理想的基本器件。單電子晶體管能夠與CMOS硅エ藝相兼容的特點，使得SET/M0S混合結(jié)構(gòu)成為單電子晶體管的ー個重要研究方向。SET/M0S混合電路具備SET和MOS管的優(yōu)越性能，表現(xiàn)出極低的功耗、超小的器件尺寸、較強的驅(qū)動能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲器電路等方面得到了廣泛的應(yīng)用。此外，新型納米器件可以不遵循傳統(tǒng)的基于布爾邏輯的設(shè)計方法，而采用閾值邏輯來進(jìn)行電路的設(shè)計。閾值邏輯的邏輯過程比布爾邏輯復(fù)雜，能夠更有效地實現(xiàn)邏輯功能。基于閾值邏輯的電路設(shè)計，有望增強電路的功能，提高電路的集成度。本實用新型是基于閾值邏輯設(shè)計的。閾值邏輯的主要原理是根據(jù)輸入的權(quán)重計算出總輸入值，將總輸入值與閾值進(jìn)行比較得出輸出邏輯。若總輸入值大于等于閾值，則輸出為1，否則為O。閾值邏輯要滿足的邏輯方程為
η
(Λ,I, if yi￥Ari>QF(x) = sign-Q =<(I)
ノ 0, otherwise其中Zfi為輸入Zi對應(yīng)的權(quán)重，/？為輸入的個數(shù)，P為閾值。閾值邏輯門的示意圖如圖I所示?；陂撝颠壿嫷碾娐吩O(shè)計首先要確定電路的閾值邏輯表達(dá)式，關(guān)鍵是確定電路中各個輸入的權(quán)重和電路的閾值。本實用新型的復(fù)用器能夠?qū)Χ鄠€ニ進(jìn)制輸入進(jìn)行選擇，輸出一位的ニ進(jìn)制數(shù)。2:1復(fù)用器根據(jù)選擇信號的狀態(tài)，選擇輸出兩個輸入中的ー個，其輸出的邏輯表達(dá)式如式(2)所示。2:1復(fù)用器的輸出邏輯表達(dá)式轉(zhuǎn)化為閾值邏輯表達(dá)式如式(3)，(4)所示，其中7為中間的過渡態(tài)，X為X經(jīng)過反相器的輸出值，最終的輸出為凡[0020]
權(quán)利要求1.ー種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的2:1復(fù)用器，其特征在于，包括 輸入端XJpXci ； 一反相器、由單端輸入的SET/MOS混合電路構(gòu)成，其輸入端與所述輸入端X連接； 第一閾值邏輯門，其第一輸入端與所述輸入端X(i連接；第二輸入端與所述反相器的輸出端連接；以及 第二閾值邏輯門，其第一輸入端與所述輸入端X1連接，第二輸入端與所述輸入端X連接，第三輸入端與所述第一閾值邏輯門的輸出端連接； 所述的第一、ニ閾值邏輯門分別由ー多柵輸入的SET/MOS混合電路構(gòu)成。
2.根據(jù)權(quán)利要求I所述的基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的2:1復(fù)用器，其特征在于，所述的SET/MOS混合電路包括 一 PMOS管，其源極接電源端Kdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，其與所述NMOS管的源極連接。
專利摘要本實用新型涉及一種基于閾值邏輯的SET/MOS混合結(jié)構(gòu)的2:1復(fù)用器，該復(fù)用器電路僅由2個閾值邏輯門和1個反相器構(gòu)成，共消耗3個PMOS管，3個NMOS管和3個SET，其輸入輸出電壓間具有較好的兼容性，輸出電壓具有較大的擺幅。與基于布爾邏輯的CMOS2:1復(fù)用器相比，電路功耗明顯下降，管子數(shù)目得到了一定的減少，電路結(jié)構(gòu)得到了進(jìn)一步的簡化。該復(fù)用器能夠在信號傳輸、數(shù)據(jù)傳遞、數(shù)據(jù)總線控制等領(lǐng)域中得到應(yīng)用，有利于降低電路功耗，節(jié)省芯片面積，提高電路的集成度。
文檔編號H03K19/094GK202424681SQ201220001499
公開日2012年9月5日 申請日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學(xué)