專利名稱：大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及中、高頻模擬信號的遠(yuǎn)程傳輸或數(shù)字采集技術(shù)領(lǐng)域，具體為一種大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路。
背景技術(shù)：
自然界原始存在的信號基本都是以模擬的形式存在的，如聲音、圖像、亮度、無線電波等等，這些信號在進(jìn)入計(jì)算機(jī)數(shù)字系統(tǒng)或數(shù)字通信系統(tǒng)之前必須先完成數(shù)字化轉(zhuǎn)換，即模數(shù)轉(zhuǎn)換，將連續(xù)變化的模擬信號轉(zhuǎn)換成0/1變化的數(shù)字化信號。根據(jù)模擬信號的頻率差異，模數(shù)轉(zhuǎn)換可分成低頻數(shù)字化轉(zhuǎn)換技術(shù)(IMHz以下)、中頻數(shù)字化轉(zhuǎn)換技術(shù)(IMHz 150MHz)和高頻數(shù)字化轉(zhuǎn)換技術(shù)(150MHz以上)，一般情況下，為了獲得盡可能小的轉(zhuǎn)換誤差，就必須使轉(zhuǎn)換電路具有足夠高的數(shù)字量化分辨率和足夠大的信號處理動態(tài)，而這主要由所采用的模數(shù)轉(zhuǎn)換集成芯片性能決定。在低頻數(shù)字化轉(zhuǎn)換技術(shù)領(lǐng)域，目前最高的模數(shù)轉(zhuǎn)換芯片量化精度已經(jīng)達(dá)到24位，能夠同時(shí)處理的信號大小幅度差可以達(dá)到130dB (約500，0000倍)以上，大動態(tài)的低頻信號的數(shù)字化處理已經(jīng)完全能滿足人們的日常工作需要。在中、高頻模擬信號的數(shù)字化轉(zhuǎn)換技術(shù)領(lǐng)域，應(yīng)用對象主要以無線電信號為主，主要包括短波/超短波無線電信號、雷達(dá)中頻信號以及其他中、高頻段的模擬信號。在電子干擾環(huán)境下或技偵應(yīng)用場合這些信號的幅度變化范圍非常大，目前最好的前端天線接收的大、小信號幅度差已經(jīng)可以達(dá)到120dB (約100，0000倍)，而最好的高速模數(shù)轉(zhuǎn)換芯片只能達(dá)到16位的量化分辨率，數(shù)字化轉(zhuǎn)換動態(tài)范圍典型值在95dB左右，折合大小信號幅度差約56000倍，采用現(xiàn)有的芯片簡單去進(jìn)行大動態(tài)信號的數(shù)字化轉(zhuǎn)換處理將損失25dB以上動態(tài)范圍，相當(dāng)于信號范圍被壓縮了差不多18倍，因此現(xiàn)有的中高頻數(shù)字化轉(zhuǎn)換技術(shù)無法滿足此類信號的動態(tài)范圍轉(zhuǎn)換要求，在轉(zhuǎn)換過程中很多原始信號將會被忽略。另外從高速模數(shù)轉(zhuǎn)換芯片的設(shè)計(jì)、制造上分析，由于中、高頻模擬信號的模數(shù)轉(zhuǎn)換必須采用并行數(shù)字化技術(shù)(串行數(shù)字化技術(shù)只適用于低頻信號)，在轉(zhuǎn)換芯片內(nèi)部集成的高速比較器數(shù)量約為2Nf (N為量化位數(shù))，量化位數(shù)每提高一位，需要集成的高速比較器數(shù)量就必須增大一倍，而比較器數(shù)量的增加將會引起門電路狀態(tài)翻轉(zhuǎn)電流的急劇上升，導(dǎo)致芯片功耗快速上升，同時(shí)翻轉(zhuǎn)電流的增大會在芯片內(nèi)部引發(fā)新的電磁干擾，促使芯片輸出的本底噪聲上升，從而降低對小信號的處理能力。因此，當(dāng)中、高頻模數(shù)轉(zhuǎn)換芯片量化位數(shù)從8位逐漸上升到16位之后，無論是從技術(shù)、成本或是從使用上分析，在商業(yè)領(lǐng)域都缺乏進(jìn)一步iu進(jìn)的動力。綜上所述近期國、內(nèi)外都不可能在高于16位的單芯片高速模數(shù)轉(zhuǎn)換技術(shù)領(lǐng)域獲得較大突破，要解決中、高頻信號的大動態(tài)數(shù)字化轉(zhuǎn)換問題就必須致力于多芯片的應(yīng)用創(chuàng)新研究
發(fā)明內(nèi)容
本發(fā)明的目的是設(shè)計(jì)一種大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，4塊相同的16位高速模數(shù)轉(zhuǎn)換芯片并聯(lián)進(jìn)行高速采樣，四塊芯片采用完全對稱布局以產(chǎn)生磁場互補(bǔ)效應(yīng)、抵消電磁干擾，降低輸出底噪和雜散。本發(fā)明設(shè)計(jì)的大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路包括時(shí)鐘源、時(shí)鐘分配單元、輸入信號匹配單元、模數(shù)轉(zhuǎn)換單元和數(shù)字信號合成處理單元，時(shí)鐘源連接的時(shí)鐘分配單元和輸入信號匹配單元接入模數(shù)轉(zhuǎn)換單元，模數(shù)轉(zhuǎn)換單元將模擬信號轉(zhuǎn)換為數(shù)字化信號，該數(shù)字化信號經(jīng)數(shù)字信號合成處理單元合成降噪處理后輸出。本發(fā)明的有4個(gè)相同的模數(shù)轉(zhuǎn)換單元，各含有模數(shù)轉(zhuǎn)換芯片、統(tǒng)一的外置電壓參考源及其相互配合的阻容元器件，四塊模數(shù)轉(zhuǎn)換芯片為相同的高速16位模數(shù)轉(zhuǎn)換芯片，四塊模數(shù)轉(zhuǎn)換芯片并行采樣，并行完成模擬信號的高速數(shù)字化轉(zhuǎn)換，輸出4X 16bit高速并行數(shù)字化信號。四塊模數(shù)轉(zhuǎn)換芯片2塊在電路板上、2塊在電路板下，上下對稱、左右對稱，電磁輻射區(qū)域重合。時(shí)鐘分配單元中含時(shí)鐘分配芯片及其相互配合的阻容元器件，時(shí)鐘分配芯片的時(shí)鐘信號線分別接入四塊模數(shù)轉(zhuǎn)換芯片，時(shí)鐘分配芯片控制接入各模數(shù)轉(zhuǎn)換芯片的差分時(shí)鐘信號的相位，上下相鄰和左右相鄰的模數(shù)轉(zhuǎn)換芯片的采樣時(shí)鐘相位均相差180度。在數(shù)字化轉(zhuǎn)換中相鄰的模數(shù)轉(zhuǎn)換芯片可以獲得差異化的雜散頻譜，為后續(xù)的數(shù)字信號合成處理提供降噪空間。輸入信號匹配單元含有單端轉(zhuǎn)差分變壓器，完成輸入模擬信號單端到差分的轉(zhuǎn)換，同時(shí)與輸入信號源保持良好匹配，獲得最小的幅度失衡誤差和相位失衡誤差。模擬輸入信號接入單端轉(zhuǎn)差分變壓器，輸出的模擬差分信號線經(jīng)阻抗匹配后分別接入四塊模數(shù)轉(zhuǎn)換
-H-* I I
心/T O數(shù)字信號合成處理單元含高速可編程芯片、上電配置芯片及其相配合的阻容元器件，基于噪聲和信號疊加不均等算法對四塊模數(shù)轉(zhuǎn)換芯片輸出的4X16bit高速并行數(shù)字化信號進(jìn)行降噪處理，最后輸出18位等效量化的高速數(shù)字化信號，本電路完成模擬信號的數(shù)字化轉(zhuǎn)換。接入四塊模數(shù)轉(zhuǎn)換芯片的時(shí)鐘信號線和模擬差分信號線的布線相互平行，同一平面上的時(shí)鐘信號線和模擬差分信號線的布線以左右模數(shù)轉(zhuǎn)換芯片的對稱軸呈對稱分布。這樣上下左右完全對稱的電路，使相鄰芯片在工作時(shí)能形成整體上的互補(bǔ)磁場效應(yīng)，部分抵消信號間的相互電磁干擾和模數(shù)轉(zhuǎn)換芯片間的相互電磁干擾，降低數(shù)字化轉(zhuǎn)換過程中的雜散信號輸出和噪聲基底。時(shí)鐘信號線的對稱布局也可以使時(shí)鐘信號對輸入信號的電磁干擾最大程度地中和抵消，達(dá)到降低轉(zhuǎn)換雜散信號的目的。所述時(shí)鐘源為原頻點(diǎn)低相位噪聲、輸出頻譜雜散低于_90dBm的高穩(wěn)定高精度時(shí)鐘源，所述時(shí)鐘分配單元為fs量級低抖動時(shí)鐘分配單元,即其抖動均值在50fs以內(nèi)。所述單端轉(zhuǎn)差分變壓器為幅度失衡和相位失衡值低的信號變壓器，以獲得較低的轉(zhuǎn)換諧波輸出，電壓增益為1:1到1: 4。所述高速可編程芯片為內(nèi)部邏輯處理速度大于150MHz的中大規(guī)模可編程芯片。與現(xiàn)有技術(shù)相比，本發(fā)明大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路的優(yōu)點(diǎn)為對稱電路所產(chǎn)生的磁場互補(bǔ)效應(yīng)解決了多個(gè)模數(shù)轉(zhuǎn)換芯片協(xié)同工作時(shí)的相互電磁干擾問題和復(fù)雜的時(shí)鐘信號對輸入信號的電磁干擾問題，使數(shù)字化轉(zhuǎn)換輸出的雜散信號以及噪聲基底都有所降低。再經(jīng)過后續(xù)的高速數(shù)字信號合成降噪處理后，綜合轉(zhuǎn)換動態(tài)范圍與單芯片相比有較大幅度提高，平均提升在10 15dB左右，目前16位高速模數(shù)轉(zhuǎn)換芯片單芯片最大能提供92 96dBc的轉(zhuǎn)換動態(tài)范圍，本發(fā)明電路四塊模數(shù)轉(zhuǎn)換芯片的復(fù)合設(shè)計(jì)后可以達(dá)到105 112dBc的轉(zhuǎn)換動態(tài)范圍，相當(dāng)于對輸入信號的處理范圍擴(kuò)大了約3 5倍，等效于提升了 I 2位量化分辨率。


圖1為本大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路實(shí)施例原理框圖；圖2為本大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路實(shí)施例電路正面示意圖；圖3為圖2的側(cè)視圖；圖4為圖2反面示意圖；圖5為圖2正面立體示意圖；圖6為圖2反面立體示意圖；圖7為單塊高速16位模數(shù)轉(zhuǎn)換芯片數(shù)字化轉(zhuǎn)換所得數(shù)字化信號頻譜圖；圖8為本實(shí)施例電路數(shù)字化轉(zhuǎn)換所得數(shù)字化信號頻譜圖。圖內(nèi)標(biāo)號為1、電路板，2、輸入信號匹配單元，3、模擬差分信號線，4、模數(shù)轉(zhuǎn)換芯片，5、數(shù)字信號合成處理單元，6、時(shí)鐘源，7、時(shí)鐘分配單元，8、時(shí)鐘信號線。
具體實(shí)施例方式本大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路實(shí)施例的電路設(shè)計(jì)原理框圖如圖1所示，時(shí)鐘源6連接時(shí)鐘分配單元7,本例選擇低抖動、低相噪的IOOMHz原頻點(diǎn)時(shí)鐘晶片，輸出頻譜雜散低于_90dBm。時(shí)鐘分配單元7中含時(shí)鐘分配芯片及其相互配合的阻容元器件，本例的專用的時(shí)鐘處理芯片是fs抖動量級的高穩(wěn)定時(shí)鐘分配芯片。4個(gè)相同的模數(shù)轉(zhuǎn)換單元，各含有模數(shù)轉(zhuǎn)換芯片4、統(tǒng)一的外置電壓參考源及其相互配合的阻容元器件，四塊模數(shù)轉(zhuǎn)換芯片4為相同的高速16位模數(shù)轉(zhuǎn)換芯片。本例四塊模數(shù)轉(zhuǎn)換芯片的電壓參考采用高精度的外置電壓參考源統(tǒng)一配置，提高四塊模數(shù)轉(zhuǎn)換芯片4輸出數(shù)據(jù)的相關(guān)程度。如圖2至圖6所示，四塊模數(shù)轉(zhuǎn)換芯片4中的2塊在電路板I上、2塊在電路板I下，上下對稱、左右對稱。時(shí)鐘分配芯片的時(shí)鐘信號線8分別以差分方式接入四塊模數(shù)轉(zhuǎn)換芯片4，時(shí)鐘分配芯片控制接入各模數(shù)轉(zhuǎn)換芯片4的差分時(shí)鐘信號的相位，上下相鄰和左右相鄰的模數(shù)轉(zhuǎn)換芯片4的采樣時(shí)鐘相位均相差180度。輸入信號匹配單元2含有單端轉(zhuǎn)差分變壓器，本例為電壓增益1:1的幅度失衡低、相位失衡值低的單端轉(zhuǎn)差分信號變壓器。模擬輸入信號接入單端轉(zhuǎn)差分變壓器，輸出的模擬差分信號線經(jīng)阻抗匹配后分別接入四塊模數(shù)轉(zhuǎn)換芯片。如圖2和4所示，接入四塊模數(shù)轉(zhuǎn)換芯片4的時(shí)鐘信號線8和模擬差分信號線3的布線相互平行，在電路板I上下布線，時(shí)鐘信號線8在電路板I反面，模擬差分信號線3在電路板I正面，同一平面上的時(shí)鐘信號線8和模擬差分信號線3的布線以左右模數(shù)轉(zhuǎn)換芯片4的對稱軸為對稱。數(shù)字信號合成處理單元5含高速可編程芯片、上電配置芯片及其相互配合的阻容元器件，基于噪聲和信號疊加不均等算法對四塊模數(shù)轉(zhuǎn)換芯片4輸出的4 X 16bit高速并行數(shù)字化信號進(jìn)行降噪處理，輸出18位等效量化的高速數(shù)字化信號。本例的高速可編程芯片為內(nèi)部邏輯處理速度大于150MHz的中大規(guī)?？删幊绦酒?。由于本例電路的四塊高速16位模數(shù)轉(zhuǎn)換芯片4采用上下完全對稱重疊的布局，輻射區(qū)域最大可能地重合，此外同一面上時(shí)鐘信號線8與模擬差分信號線3以左右兩塊模數(shù)轉(zhuǎn)換芯片4的對稱軸對稱布線，且分布于電路板I的正反兩個(gè)面上的時(shí)鐘信號線8與模擬差分信號線3也呈對稱分布，從而可以使不同時(shí)鐘信號對輸入信號造成的干擾磁場最大程度地中和抵消，達(dá)到降低轉(zhuǎn)換雜散信號和噪聲基底的目的。本例數(shù)字化轉(zhuǎn)換最大無雜散動態(tài)達(dá)114dBc，等效于提升了 2位量化分辨率，輸出18bit數(shù)字化信號。單塊高速16位模數(shù)轉(zhuǎn)換芯片與本例電路的數(shù)字化轉(zhuǎn)換所得的數(shù)字化信號頻譜測試比較分別如圖7和圖8所示，實(shí)驗(yàn)結(jié)果數(shù)據(jù)如表I所示。受本例實(shí)際應(yīng)用限制，測試僅對30MHz帶寬內(nèi)的測試數(shù)據(jù)進(jìn)行比對。表1:測試單芯片與本例電路數(shù)字化轉(zhuǎn)換所得的信號頻譜數(shù)據(jù)比較表
權(quán)利要求
1.大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，包括時(shí)鐘源(6)、時(shí)鐘分配單元(7)、輸入信號匹配單元(2)、模數(shù)轉(zhuǎn)換單元和數(shù)字信號合成處理單元(5)，時(shí)鐘源(6)連接的時(shí)鐘分配單元(7)和輸入信號匹配單元(2)接入模數(shù)轉(zhuǎn)換單元，模數(shù)轉(zhuǎn)換單元將模擬信號轉(zhuǎn)換為數(shù)字化信號，該數(shù)字化信號經(jīng)數(shù)字信號合成處理單元(5)合成降噪處理后輸出；其特征在于所述大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路有4個(gè)相同的模數(shù)轉(zhuǎn)換單元，各含有模數(shù)轉(zhuǎn)換芯片(4)、統(tǒng)一的外置電壓參考源及其相互配合的阻容元器件，四塊模數(shù)轉(zhuǎn)換芯片(4)為相同的高速16位模數(shù)轉(zhuǎn)換芯片，四塊模數(shù)轉(zhuǎn)換芯片(4)并行采樣，并行完成模擬信號的高速數(shù)字化轉(zhuǎn)換，輸出4X16bit高速并行數(shù)字化信號；四塊模數(shù)轉(zhuǎn)換芯片(4)中的2塊在電路板(I)上、2塊在電路板(I)下，上下對稱、左右對稱；所述時(shí)鐘分配單元中含時(shí)鐘分配芯片及其相互配合的阻容元器件，時(shí)鐘分配芯片的時(shí)鐘信號線(8)差分接入四塊模數(shù)轉(zhuǎn)換芯片(4)，時(shí)鐘分配芯片控制接入各模數(shù)轉(zhuǎn)換芯片(4)的差分時(shí)鐘信號的相位，上下相鄰和左右相鄰的模數(shù)轉(zhuǎn)換芯片(4)的采樣時(shí)鐘相位均相差180 度；所述輸入信號匹配單元(2)含有單端轉(zhuǎn)差分變壓器，模擬輸入信號接入單端轉(zhuǎn)差分變壓器，輸出的模擬差分信號線(3)經(jīng)阻抗匹配后分別接入四塊模數(shù)轉(zhuǎn)換芯片(4)；所述數(shù)字信號合成處理單元(5)含高速可編程芯片、上電配置芯片及其相配合的阻容元器件，基于噪聲和信號疊加不均等算法對四塊模數(shù)轉(zhuǎn)換芯片(4)輸出的4X16bit并行數(shù)字化信號進(jìn)行降噪處理，輸出數(shù)字化信號。
2.根據(jù)權(quán)利要求1所述的大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，其特征在于所述接入四塊模數(shù)轉(zhuǎn)換芯片(4)的時(shí)鐘信號線(8)和模擬差分信號線(3)的布線相互平行，同一平面上的時(shí)鐘信號線(8)和模擬差分信號線(3)的布線以左右模數(shù)轉(zhuǎn)換芯片(4)的對稱軸呈對稱分布。
3.根據(jù)權(quán)利要求1或2所述的大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，其特征在于所述時(shí)鐘源(6)為原頻點(diǎn)低相位噪聲、輸出頻譜雜散低于_90dBm的時(shí)鐘源，所述時(shí)鐘分配單元(7)為抖動均值在50fs以內(nèi)的低抖動時(shí)鐘分配單元。
4.根據(jù)權(quán)利要求1或2所述的大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，其特征在于所述輸入信號匹配單元(2)的單端轉(zhuǎn)差分變壓器的電壓增益為1:1到1:4。
5.根據(jù)權(quán)利要求1或2所述的大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，其特征在于所述數(shù)字信號合成處理單元(5)的高速可編程芯片為內(nèi)部邏輯處理速度大于150MHz的中大規(guī)?？删幊绦酒?。
全文摘要
本發(fā)明為大動態(tài)中高頻模擬信號數(shù)字化轉(zhuǎn)換電路，有4個(gè)相同的模數(shù)轉(zhuǎn)換單元和統(tǒng)一電壓源，4塊轉(zhuǎn)換芯片為相同的高速16位模數(shù)轉(zhuǎn)換芯片，電路板上下各2塊，上下對稱、左右對稱。時(shí)鐘分配單元的時(shí)鐘信號線經(jīng)相位控制處理后差分接入4塊模數(shù)轉(zhuǎn)換芯片，相鄰轉(zhuǎn)換芯片的采樣時(shí)鐘相位均相差180度。輸入信號匹配單元的模擬差分信號線接入4塊模數(shù)轉(zhuǎn)換芯片并行采樣，并行完成模數(shù)轉(zhuǎn)換，輸出4×16bit并行數(shù)字化信號至數(shù)字信號合成處理單元，最終輸出18位等效量化的高速數(shù)字化信號。本電路各信號線相互平行，對稱分布，產(chǎn)生互補(bǔ)的磁場效應(yīng)降低了多芯片間的相互電磁干擾程度，使輸出的雜散信號和噪聲基底降低，轉(zhuǎn)換動態(tài)范圍相比單芯片提升10-15dB。
文檔編號H03M1/08GK103067005SQ20121058159
公開日2013年4月24日 申請日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者何翠平, 朱少林, 熊先越, 曹偉軍, 覃桂雋, 王紹雷, 馬志超 申請人:中國電子科技集團(tuán)公司第三十四研究所