專利名稱：高度并行的cmmb中qc-ldpc編碼器和編碼方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移動多媒體廣播領(lǐng)域，特別涉及一種CMMB系統(tǒng)中QC-LDPC碼編碼器的高度并行實(shí)現(xiàn)方法。
背景技術(shù)：
由于在傳輸信道中存在的各種失真和噪聲會對發(fā)送信號產(chǎn)生干擾，接收端不可避免地會出現(xiàn)數(shù)字信號產(chǎn)生誤碼的情況。為了降低誤碼率，需要采用信道編碼技術(shù)。低密度奇偶校驗(yàn)(Low-Density Parity-Check, LDPC)碼以其逼近Shannon限的優(yōu)異性能成為信道編碼領(lǐng)域的研究熱點(diǎn)。準(zhǔn)循環(huán)LDPC碼(Quasic-LDPC，QC-LDPC)碼是一種特殊的LDPC碼,其編碼可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以實(shí)現(xiàn)。 SRAA法是利用生成矩陣Gqc進(jìn)行編碼。QC-LDPC碼的生成矩陣Gqc是由aXt個bXb階循環(huán)矩陣Gi,」(I彡i彡a, I彡j彡t)構(gòu)成的陣列，t=a+c。與信息向量對應(yīng)的一部分生成矩陣是單位矩陣，與校驗(yàn)向量對應(yīng)的其余部分生成矩陣是高密度矩陣。假設(shè)b不是素?cái)?shù)，可被分解為b=ux。au路高度并行SRAA法完成一次編碼需要x+t個時鐘周期，需要(auc+t)b個寄存器、aucb個二輸入與門和aucb個二輸入異或門。CMMB標(biāo)準(zhǔn)采用了 1/2和3/4兩種不同碼率η的LDPC碼，通過行列交換，校驗(yàn)矩陣H可被變換為準(zhǔn)循環(huán)形式Hq。，Hqc對應(yīng)準(zhǔn)循環(huán)生成矩陣Gq。。對于這兩種QC-LDPC碼，均有t=36和b=256, b=ux的一種分解方法是u=4, x=64。圖I給出了不同碼率η下的參數(shù)a和
CoCMMB系統(tǒng)中QC-LDPC超高速編碼的現(xiàn)有解決方案是采用au路高度并行SRAA法，以u=4為例，實(shí)現(xiàn)兩種QC-LDPC碼的高度并行編碼器共需599040個寄存器、580608個二輸入與門和580608個二輸入異或門。當(dāng)采用FPGA實(shí)現(xiàn)時，需要較多的邏輯資源，勢必會造成設(shè)備成本高，功耗大。

發(fā)明內(nèi)容
針對CMMB系統(tǒng)多碼率QC-LDPC碼超高速編碼的現(xiàn)有實(shí)現(xiàn)方案中存在的資源需求量大缺點(diǎn)，本發(fā)明提供了一種基于查找表的高度并行編碼方法，充分利用FPGA邏輯資源中的查找表功能，能在保持編碼速度不變的前提下，有效減少資源需求。如圖2所示，CMMB標(biāo)準(zhǔn)中多碼率QC-LDPC碼的高度并行編碼器主要由4部分組成寄存器、查找表、be位二輸入異或門和b位二輸入異或門。整個編碼過程分4步完成第I步，輸入信息向量s，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ;第2步，寄存器R1 Ra串行左移u=4位，查找表L1 La分別輸入向量h^ha和輸出向量V廣va，b。位二輸入異或門B1-Bp1對向量V1'求和，得到向量va+1，b位二輸入異或門A1 (I彡I彡c)將向量va+1的第I段b比特與寄存器Ra+1串行循環(huán)左移u=4位的結(jié)果相加，和存回寄存器Ra+1 ;第3步，重復(fù)第2步X次；第4步，并行輸出碼字(S，P)。
本發(fā)明提供的QC-LDPC高度并行編碼器兼容多碼率，能在保持編碼速度不變的前提下有效減少資源需求，從而達(dá)到降低硬件成本和功耗的目的。關(guān)于本發(fā)明的優(yōu)點(diǎn)與精神可通過接下來的發(fā)明詳述及附圖得到進(jìn)一步的了解。


圖I給出了不同碼率η下的參數(shù)a和c ;圖2是CMMB系統(tǒng)中兼容兩種碼率QC-LDPC碼的高度并行編碼器整體結(jié)構(gòu)；圖3比較了傳統(tǒng)的au路高度并行SRAA法與本發(fā)明的資源消耗。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步說明，但不作為對本發(fā)明的限定。QC-LDPC碼是一類特殊的LDPC碼，它的生成矩陣Gee和校驗(yàn)矩陣Hee都是由循環(huán)矩陣構(gòu)成的陣列，具有分段循環(huán)特點(diǎn)，故被稱為準(zhǔn)循環(huán)LDPC碼。從行的角度看，循環(huán)矩陣的每一行都是上一行(首行是末行)循環(huán)右移一位的結(jié)果；從列的角度看，循環(huán)矩陣的每一列都是前一列(首列是末列)循環(huán)下移一位的結(jié)果。循環(huán)矩陣的行向量構(gòu)成的集合與列向量構(gòu)成的集合完全相同，因此，循環(huán)矩陣完全可由它的首行或首列來表征。QC-LDPC碼的生成矩陣Gqc是由aXt個bXb階循環(huán)矩陣Gy (I彡i彡a, I彡j彡t)構(gòu)成的陣列
權(quán)利要求
1.一種適合于CMMB標(biāo)準(zhǔn)中兩種不同碼率QC-LDPC碼的高度并行編碼器，QC-LDPC碼的生成矩陣Gq。是由aXt個bXb階循環(huán)矩陣Gy構(gòu)成的陣列，其中，a、^Pb皆為正整數(shù)，t=a+c, l<i<a,t,兩種不同碼率η分別是1/2、3/4,對于這兩種不同碼率QC-LDPC碼，均有t=36和b=256，兩種不同碼率對應(yīng)的參數(shù)a分別是18、27，兩種不同碼率對應(yīng)的參數(shù)c分別是18、9, b=ux的一種分 解方法是u=4, x=64,生成矩陣GQ。對應(yīng)碼字(s, p),Gqc的前a塊列對應(yīng)的是信息向量S，后c塊列對應(yīng)的是校驗(yàn)向量P，以b比特為一段，信息向量s被等分為a段，即S=G1, S2,…，sa),校驗(yàn)向量P被等分為c段，即p=^ p2,…，P。)，第i段信息向量SiMsy，Si,2,…，Si，b)，其特征在于，所述編碼器包括以下部件 寄存器R1 Rt，寄存器R1 Ra用于緩存信息向量S= (Sl, S2,-, sa)，寄存器Ra+1 Rt用于計(jì)算和存儲校驗(yàn)向量P= (pl, P2，…，P。)； 查找表L1 La,分別并行輸入u位信息比特構(gòu)成的向量hm={sm, m+1, sm；un+2,…，sm, m+u},并行輸出be位向量vm,其中，I ^ m ^ a,O ^ n〈x ； be位二輸入異或門B1 Bp1，將向量V1^a加在一起，得到向量va+1 ；b位二輸入異或門A1 (A1將向量va+1的第I段連續(xù)b比特累加到寄存器Ra+1中，其中，I < I < C。
2.如權(quán)利要求I所述的高度并行編碼器，其特征在于，所述查找表L1 La分別完成不同的u位信息比特與子塊行矩陣U1Ua的乘積，查找表Lm的輸入是hm，每一路輸出是hm與子塊行矩陣Um對應(yīng)列的乘積，總輸出構(gòu)成了向量vm。
3.如權(quán)利要求I所述的高度并行編碼器，其特征在于，所述向量va+1中的每個元素是向量ΙΧ,Ι^，···，]^}與子塊矩陣U對應(yīng)列的乘積，va+1是向量ΙΧ,Ι^，···，]^}與子塊矩陣U的乘積。
4.一種適合于CMMB標(biāo)準(zhǔn)中兩種不同碼率QC-LDPC碼的高度并行編碼方法，QC-LDPC碼的生成矩陣Gq。是由aX t個bXb階循環(huán)矩陣Gi, j構(gòu)成的陣列，其中，a、t和b皆為正整數(shù)，t=a+c, l<i<a,t,兩種不同碼率η分別是1/2、3/4,對于這兩種不同碼率QC-LDPC碼，均有t=36和b=256，兩種不同碼率對應(yīng)的參數(shù)a分別是18、27，兩種不同碼率對應(yīng)的參數(shù)c分別是18、9, b=ux的一種分解方法是u=4, x=64,生成矩陣GQ。對應(yīng)碼字(s, p),Gqc的前a塊列對應(yīng)的是信息向量S，后c塊列對應(yīng)的是校驗(yàn)向量P，以b比特為一段，信息向量s被等分為a段，即S=G1, S2,…，sa),校驗(yàn)向量P被等分為c段，即p=^ p2,…，P。)，第i段信息向量SiMsu，Si,2,…，Si，b)，其特征在于，所述編碼方法包括以下步驟 第I步，輸入信息向量s，保存至寄存器R1 Ra，清零寄存器Ra+1 Rt ； 第2步，寄存器R1 Ra串行左移u=4位，查找表L1 La分別輸入向量Ii1Ia和輸出向量V廣va，be位二輸入異或門B1 Bp1對向量V1^a求和，得到向量va+1，b位二輸入異或門A1將向量va+1的第I段b比特與寄存器Ra+1串行循環(huán)左移u=4位的結(jié)果相加，和存回寄存器Ra+1，其中，I彡I彡c ; 第3步，重復(fù)第2步X次，完成后，寄存器R1 Ra存儲的是信息向量S= (Sl，S2，…，sa)，寄存器Ra+1 Rt存儲的是校驗(yàn)向量P= (P1, P2, ...，Pc); 第4步，并行輸出碼字(s, P)。
全文摘要
本發(fā)明涉及一種解決CMMB系統(tǒng)中兩種不同碼率QC-LDPC碼高度并行編碼的方案，其特征在于，所述系統(tǒng)的QC-LDPC碼的高度并行編碼器主要由寄存器、查找表、bc位二輸入異或門和b位二輸入異或門四部分組成。本發(fā)明提供的QC-LDPC高度并行編碼器兼容多碼率，能充分利用FPGA邏輯資源中的查找表功能，在保持編碼速度不變的條件下有效減少資源需求，具有控制簡單、資源消耗少、功耗小、成本低等優(yōu)點(diǎn)。
文檔編號H03M13/11GK102916706SQ20121047606
公開日2013年2月6日 申請日期2012年11月21日 優(yōu)先權(quán)日2012年11月21日
發(fā)明者張鵬, 劉昌銀, 萬欣, 蔣藍(lán)祥 申請人:蘇州威士達(dá)信息科技有限公司