專(zhuān)利名稱(chēng)：低功耗待機(jī)電路及具有該電路的電器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電力電子技術(shù)領(lǐng)域，具體地說(shuō)，是涉及一種低功耗待機(jī)電路及具有該電路的電器設(shè)備。
背景技術(shù)：
隨著節(jié)能環(huán)保要求的不斷提高，現(xiàn)有電器設(shè)備一般都設(shè)置有低功耗待機(jī)電路，在電器設(shè)備進(jìn)入待機(jī)狀態(tài)時(shí)，低功耗待機(jī)電路工作，在不影響待機(jī)電路工作要求的基礎(chǔ)上實(shí)現(xiàn)電路的低功耗。現(xiàn)有電器設(shè)備中的低功耗待機(jī)電路大多是采用單片機(jī)等微處理器實(shí)現(xiàn)待機(jī)控制， 因此，需要編寫(xiě)控制程序，并預(yù)先燒寫(xiě)在微處理中，低功耗待機(jī)控制的復(fù)雜性和控制成本較高，且生產(chǎn)效率較低。
發(fā)明內(nèi)容本實(shí)用新型的目的之一在于提供一種低功耗待機(jī)電路，采用開(kāi)關(guān)管對(duì)電路供電電源進(jìn)行開(kāi)關(guān)控制，在實(shí)現(xiàn)低功耗待機(jī)的同時(shí)，降低電路控制的復(fù)雜性和電路成本。為解決上述技術(shù)目的，本實(shí)用新型采用以下技術(shù)方案予以實(shí)現(xiàn)—種低功耗待機(jī)電路，包括待機(jī)控制信號(hào)輸入端，若干個(gè)主電源供電端及若干個(gè)工作電路供電端，還包括有至少一路開(kāi)關(guān)電路，開(kāi)關(guān)電路包括有初級(jí)NMOS管，其柵極連接其中一個(gè)主電源供電端，源極連接待機(jī)控制信號(hào)輸入端，漏極一方面連接其中一個(gè)主電源供電端，另一方面與至少一個(gè)次級(jí)NMOS管的柵極相連接；次級(jí)匪OS管的漏極連接其中一個(gè)主電源供電端，其源極連接其中一個(gè)工作電路供電端。如上所述的低功耗待機(jī)電路，所述初級(jí)NMOS管的柵極通過(guò)第一上拉電阻連接其中一個(gè)主電源供電端。如上所述的低功耗待機(jī)電路，所述初級(jí)NMOS管的漏極分別與兩個(gè)次級(jí)NMOS管的柵極相連接。如上所述的低功耗待機(jī)電路，所述初級(jí)NMOS管的漏極連接5V主電源供電端，所述兩個(gè)次級(jí)NMOS管的漏極分別連接I. 8V主電源供電端和I. OV主電源供電端。如上所述的低功耗待機(jī)電路，所述低功耗待機(jī)電路包括至少兩路開(kāi)關(guān)電路，其中一路開(kāi)關(guān)電路包括有NPN型三極管，其基極連接所述待機(jī)控制信號(hào)輸入端，其集電極一方面連接其中一個(gè)主電源供電端，另一方面與至少一個(gè)次級(jí)PMOS管的柵極相連接，其發(fā)射極接地；次級(jí)PMOS管的源極連接其中一個(gè)主電源供電端，其漏極連接其中一個(gè)工作電路供電端。如上所述的低功耗待機(jī)電路，所述NPN型三極管的基極通過(guò)限流電阻連接所述待機(jī)控制信號(hào)輸入端。如上所述的低功耗待機(jī)電路，所述NPN型三極管的集電極通過(guò)第二上拉電阻連接其中一個(gè)主電源供電端。[0013]如上所述的低功耗待機(jī)電路，所述NPN型三極管的集電極分別與兩個(gè)次級(jí)PMOS管的柵極相連接。如上所述的低功耗待機(jī)電路，所述NPN型三極管的集電極連接12V主電源供電端， 所述兩個(gè)次級(jí)PMOS管的源極分別連接12V主電源供電端和5V主電源供電端。本實(shí)用新型的目的之二是提供一種電器設(shè)備，該電器設(shè)備中設(shè)置有上述所述的低功耗待機(jī)電路，從而可以降低整個(gè)電器設(shè)備的成本，提高設(shè)備生產(chǎn)效率。與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)和積極效果是本實(shí)用新型通過(guò)采用MOS管及三極管等開(kāi)關(guān)管對(duì)電路供電電源進(jìn)行開(kāi)關(guān)控制，實(shí)現(xiàn)了真正的低功耗待機(jī)，同時(shí)避免了采用單片機(jī)等微處理進(jìn)行控制的復(fù)雜性，提高了生產(chǎn)效率，降低了成本。結(jié)合附圖閱讀本實(shí)用新型的具體實(shí)施方式
后，本實(shí)用新型的其他特點(diǎn)和優(yōu)點(diǎn)將變得更加清楚。

圖I是本實(shí)用新型低功耗待機(jī)電路一個(gè)實(shí)施例的電路原理圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式
進(jìn)行詳細(xì)的描述。本實(shí)用新型針對(duì)現(xiàn)有低功耗待機(jī)電路主要采用單片機(jī)等微處理進(jìn)行控制時(shí)存在的因需要編寫(xiě)和燒寫(xiě)程序而導(dǎo)致控制復(fù)雜、效率較低的問(wèn)題，以及采用微處理成本較高的問(wèn)題，提出了一種采用MOS管及三極管等開(kāi)關(guān)管進(jìn)行開(kāi)關(guān)控制的低功耗待機(jī)電路，有效解決餓現(xiàn)有技術(shù)存在的上述問(wèn)題。圖I所示為本實(shí)用新型低功耗待機(jī)電路一個(gè)實(shí)施例的電路原理圖。如圖I所示，該實(shí)施例的低功耗待機(jī)電路包括有一個(gè)待機(jī)控制信號(hào)輸入端ro#，五個(gè)主電源所輸出的主電源供電端12VD、5VD、3. 3VD、1.8VD及1.0VD，還包括有四個(gè)為其他工作電路提供工作電壓的工作電路供電端12VS、5VS、1. 8VS及I. OVS0要實(shí)現(xiàn)低功耗待機(jī)，目的是在外部要求進(jìn)入低功耗待機(jī)狀態(tài)時(shí)，切斷大部分待機(jī)工作電路的供電，從而降低系統(tǒng)的功耗。考慮到系統(tǒng)中待機(jī)工作電路的供電電壓主要集中在12V、5V、1. 8V及I. 0V，為此，該實(shí)施例的低功耗待機(jī)電路中設(shè)置了兩路開(kāi)關(guān)電路，分述如下第一路開(kāi)關(guān)電路，包括有初級(jí)NMOS管Q4，Q4的柵極、即pinl連接3. 3VD主電源供電端，Q4的源極、即pin2連接待機(jī)控制信號(hào)輸入端H)#，而Q4的漏極、即pin3 —方面通過(guò)直接或通過(guò)第一上拉電阻R61連接5VD主電源供電端，另一方面分別與兩個(gè)次級(jí)NMOS管Q5 及Q6的柵極、即Q5的pinl和Q6的pinl相連接。而且，次級(jí)NMOS管Q5的漏極、即pin3 連接I. 8VD主電源供電端，Q5的源極、即pin2連接I. 8VS工作電路供電端；次級(jí)NMOS管Q6 的漏極、即pin3連接I. OVD主電源供電端，Q6的源極、S卩pin2連接I. OVS工作電路供電端。第二路開(kāi)關(guān)電路，包括有NPN型三極管Ql，Ql的基極、即pinl直接或通過(guò)限流電阻R58連接待機(jī)控制信號(hào)輸入端H)#，Ql的集電極、即pin3 —方面直接或通過(guò)第二上拉電阻R56連接12VD主電源供電端，另一方面分別與兩個(gè)次級(jí)PMOS管Q2及Q3的柵極、即Q2的 Pinl和Q3的pinl相連接，Ql的發(fā)射極、即pin2接地。而次級(jí)PMOS管Q2的源極、即pin2連接12VD主電源供電端，Q2的漏極、即pin3連接12VS工作電路供電端；次級(jí)PMOS管Q3 的源極、即Pin2連接5VD主電源供電端，Q3的漏極、即pin3連接5VS工作電路供電端。上述電路的工作過(guò)程如下在系統(tǒng)電路正常工作的情況下，也即非待機(jī)時(shí)，PD#信號(hào)為高電平，此時(shí)，Ql導(dǎo)通， Ql的pin3輸出的PDl信號(hào)為低電平。在PDl低電平信號(hào)的控制下，Q2和Q3這兩個(gè)PMOS 管導(dǎo)通，使得12VD接通12VS，5VD接通5VS，為工作電路中采用5V和12V供電的電路部分提供工作電壓，該部分電路正常工作。同時(shí)，由于PD#為高電平，此時(shí)，Q4關(guān)斷，TO2#信號(hào)通過(guò)5VD的作用而為高電平。在該高電平信號(hào)的作用下，Q5和Q6這兩個(gè)NMOS管均導(dǎo)通，使得I. 8VD接通I. 8VS，I. OVD接通I. 0VS，為工作電路中采用I. 8V和I. OV供電的電路部分提供工作電壓，該部分電路正常工作。在需要進(jìn)入待機(jī)狀態(tài)時(shí)，待機(jī)控制信號(hào)輸入端輸入的PD#信號(hào)為低電平，此時(shí)，Ql 截止，Ql的Pin3輸出的PDl信號(hào)為高電平。在PDl高電平信號(hào)的控制下，兩個(gè)PMOS管Q2 和Q3均關(guān)斷，使得12VD與12VS斷開(kāi)，5VD與5VS斷開(kāi)，從而切斷了為工作電路中采用5V和 12V供電的電路部分的工作電壓，該部分電路停止工作。同時(shí)，由于PD#為低電平，此時(shí)，Q4 導(dǎo)通，Q4的pin3輸出的TO2#信號(hào)為低電平。在該低電平信號(hào)的作用下，兩個(gè)NMOS管Q5 和Q6均關(guān)斷，使得I. 8VD與I. 8VS斷開(kāi)，I. OVD與I. OVS斷開(kāi)，從而切斷為工作電路中采用 I. 8V和I. OV供電的電路部分的工作電壓，該部分電路也停止工作。由于系統(tǒng)工作電路供電端的12VS、5VS、1.8VS及1.0VS電源均斷開(kāi)，不能提供相應(yīng)的供電電壓，對(duì)應(yīng)的工作電路停止工作，從而減少了電路功耗，實(shí)現(xiàn)了低功耗待機(jī)。上述實(shí)施例以存在兩路開(kāi)關(guān)電路的低功耗待機(jī)電路為例，實(shí)際并不局限于兩路， 可以?xún)H是一路，或者是更多路。在開(kāi)關(guān)電路中，初級(jí)MOS管或三極管所連接的次級(jí)MOS管也不局限于兩個(gè)，可以是一個(gè)或者在帶負(fù)載能力允許范圍內(nèi)的更多個(gè)。上述低功耗待機(jī)電路可以在電視機(jī)、機(jī)頂盒等電器設(shè)備中應(yīng)用，以降低整個(gè)電器設(shè)備的能耗，降低低功耗待機(jī)控制復(fù)雜性，提高設(shè)備生產(chǎn)效率。以上實(shí)施例僅用以說(shuō)明本實(shí)用新型的技術(shù)方案，而非對(duì)其進(jìn)行限制；盡管參照前述實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說(shuō)明，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，依然可以對(duì)前述實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型所要求保護(hù)的技術(shù)方案的精神和范圍。
權(quán)利要求1.一種低功耗待機(jī)電路,包括待機(jī)控制信號(hào)輸入端,若干個(gè)主電源供電端及若干個(gè)工作電路供電端，其特征在于，還包括有至少一路開(kāi)關(guān)電路，開(kāi)關(guān)電路包括有初級(jí)NMOS管，其柵極連接其中一個(gè)主電源供電端，源極連接待機(jī)控制信號(hào)輸入端，漏極一方面連接其中一個(gè)主電源供電端，另一方面與至少一個(gè)次級(jí)NMOS管的柵極相連接；次級(jí)NMOS管的漏極連接其中一個(gè)主電源供電端，其源極連接其中一個(gè)工作電路供電端。
2.根據(jù)權(quán)利要求I所述的低功耗待機(jī)電路，其特征在于，所述初級(jí)NMOS管的柵極通過(guò)第一上拉電阻連接其中一個(gè)主電源供電端。
3.根據(jù)權(quán)利要求I或2所述的低功耗待機(jī)電路，其特征在于，所述初級(jí)NMOS管的漏極分別與兩個(gè)次級(jí)NMOS管的柵極相連接。
4.根據(jù)權(quán)利要求3所述的低功耗待機(jī)電路，其特征在于，所述初級(jí)NMOS管的漏極連接 5V主電源供電端，所述兩個(gè)次級(jí)NMOS管的漏極分別連接I. 8V主電源供電端和I. OV主電源供電端。
5.根據(jù)權(quán)利要求I所述的低功耗待機(jī)電路，其特征在于，所述低功耗待機(jī)電路包括至少兩路開(kāi)關(guān)電路，其中一路開(kāi)關(guān)電路包括有NPN型三極管，其基極連接所述待機(jī)控制信號(hào)輸入端，其集電極一方面連接其中一個(gè)主電源供電端，另一方面與至少一個(gè)次級(jí)PMOS管的柵極相連接，其發(fā)射極接地；次級(jí)PMOS管的源極連接其中一個(gè)主電源供電端，其漏極連接其中一個(gè)工作電路供電端。
6.根據(jù)權(quán)利要求5所述的低功耗待機(jī)電路，其特征在于，所述NPN型三極管的基極通過(guò)限流電阻連接所述待機(jī)控制信號(hào)輸入端。
7.根據(jù)權(quán)利要求5所述的低功耗待機(jī)電路，其特征在于，所述NPN型三極管的集電極通過(guò)第二上拉電阻連接其中一個(gè)主電源供電端。
8.根據(jù)權(quán)利要求5至7中任一項(xiàng)所述的低功耗待機(jī)電路，其特征在于，所述NPN型三極管的集電極分別與兩個(gè)次級(jí)PMOS管的柵極相連接。
9.根據(jù)權(quán)利要求8所述的低功耗待機(jī)電路，其特征在于，所述NPN型三極管的集電極連接12V主電源供電端，所述兩個(gè)次級(jí)PMOS管的源極分別連接12V主電源供電端和5V主電源供電端。
10.一種電器設(shè)備，其特征在于，所述電器設(shè)備具有上述權(quán)利要求I至9中任一項(xiàng)所述的低功耗待機(jī)電路。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種低功耗待機(jī)電路及具有該電路的電器設(shè)備。低功耗待機(jī)電路包括待機(jī)控制信號(hào)輸入端，若干個(gè)主電源供電端及若干個(gè)工作電路供電端，還包括有至少一路開(kāi)關(guān)電路，開(kāi)關(guān)電路包括有初級(jí)NMOS管，其柵極連接其中一個(gè)主電源供電端，源極連接待機(jī)控制信號(hào)輸入端，漏極一方面連接其中一個(gè)主電源供電端，另一方面與至少一個(gè)次級(jí)NMOS管的柵極相連接；次級(jí)NMOS管的漏極連接其中一個(gè)主電源供電端，其源極連接其中一個(gè)工作電路供電端。本實(shí)用新型的低功耗待機(jī)電路采用開(kāi)關(guān)管對(duì)電路供電電源進(jìn)行開(kāi)關(guān)控制，在實(shí)現(xiàn)低功耗待機(jī)的同時(shí)，降低電路控制的復(fù)雜性和電路成本。
文檔編號(hào)H03K17/687GK202353539SQ201120468898
公開(kāi)日2012年7月25日 申請(qǐng)日期2011年11月23日 優(yōu)先權(quán)日2011年11月23日
發(fā)明者劉永波 申請(qǐng)人:青島海信寬帶多媒體技術(shù)有限公司