專利名稱：一種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分頻器技術(shù)，尤其涉及一種高速低功耗的真單相時鐘(TSPC) 2/3雙模預(yù)分頻器。
背景技術(shù)：
雙模預(yù)分頻器是一種具有兩種可控分頻比的分頻裝置，它是鎖相環(huán)的重要組成部分，根據(jù)模式控制信號的不同以特定的分頻比，將輸入高頻率時鐘信號分頻為低頻率時鐘信號，鎖相環(huán)中，雙模預(yù)分頻器將壓控振蕩器的高頻率信號分頻為低頻率時鐘信號，是鎖相環(huán)中工作頻率最高和功耗最大的模塊。鎖相環(huán)中分頻器由雙模預(yù)分頻器、程序計數(shù)器和吞咽計數(shù)器構(gòu)成。壓控振蕩器的輸出信號送入雙模預(yù)分頻器，雙模預(yù)分頻器可以根據(jù)模式控制信號進行N或N+1分頻。當(dāng)電路復(fù)位后，預(yù)分頻器進行N+1分頻，程序計數(shù)器和脈沖吞咽計數(shù)器分別對預(yù)分頻器的輸出進行計數(shù)，當(dāng)吞咽計數(shù)器計到預(yù)定數(shù)時，改變模式控制線，使得預(yù)分頻器進行N分頻。程序計數(shù)器繼續(xù)計數(shù)直到預(yù)定值后，將其本身和吞咽計數(shù)器復(fù)位，進入下一分頻循環(huán)?；趧討B(tài)電路技術(shù)的同步N/N+1分頻器是雙模預(yù)分頻器的一種實現(xiàn)結(jié)構(gòu)，一種常用的雙模分頻器是同步2/3雙模預(yù)分頻器，其他N/N+1雙模分頻器可以由2/3雙模預(yù)分頻器為核心進行設(shè)計，同步2/3雙模預(yù)分頻器中由于增加了或門、與門等邏輯組成的反饋控制，工作速度會比二分頻器慢很多，將消耗分頻器的大部分功耗。

發(fā)明內(nèi)容
發(fā)明目的為了克服現(xiàn)有技術(shù)中存在的不足，本發(fā)明提供一種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器。技術(shù)方案為實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案為—種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，包括六級動態(tài)反相器，第一級、 第二級、第三極動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF1，第四級、第五級、第六級動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF2 ；所述第一級動態(tài)反相器包括第一 PMOS晶體管Ml、第二 PMOS晶體管M2、第三PMOS 晶體管M3、第四PMOS晶體管M4和第五PMOS晶體管M5，模式控制信號MC連接第二 PMOS晶體管M2和第三PMOS晶體管M3的柵極，分頻器的輸出端Q2B連接第一 PMOS晶體管Ml和第四PMOS晶體管M4的柵極，時鐘控制信號CK連接第五PMOS晶體管M5的柵極，第一 PMOS晶體管Ml和第二 PMOS晶體管M2的源級接地，第一 PMOS晶體管Ml、第二 PMOS晶體管M2和第三PMOS晶體管M3的漏極接第一級動態(tài)反相器的輸出端Si，第三PMOS晶體管M3的源級接第四PMOS晶體管M4的漏極，第四PMOS晶體管M4的源級接第五PMOS晶體管M5的漏極，第五PMOS晶體管M5的源級接電源VDD ；所述第二級動態(tài)反相器包括第六PMOS晶體管M6、第七PMOS晶體管M7和第八PMOS 晶體管M8，時鐘控制信號CK連接第六PMOS晶體管M6和第八PMOS晶體管M8的柵極，第一級動態(tài)反相器的輸出端Sl連接第七PMOS晶體管M7的柵極，第六PMOS晶體管M6的源級接地，第六PMOS晶體管M6的漏極接第七PMOS晶體管M7的源級，第七PMOS晶體管M7和第八 PMOS晶體管M8的漏極接第二級動態(tài)反相器的輸出端P1，第八PMOS晶體管M8的源級接電源 VDD ；所述第三極動態(tài)反相器包括第九PMOS晶體管M9、第十PMOS晶體管MlO和第十一 PMOS晶體管Mll，時鐘控制信號CK連接第九PMOS晶體管M9的柵極，第二級動態(tài)反相器的輸出端Pl連接第十PMOS晶體管MlO和第十一 PMOS晶體管Mll的柵極，第九PMOS晶體管 M9的源級接地，第九PMOS晶體管M9的漏極接第十PMOS晶體管MlO的源級，第十PMOS晶體管MlO和第十一 PMOS晶體管Mll的漏極接第三極動態(tài)反相器的輸出端Q1B，第十一 PMOS 晶體管Mll的源級接電源VDD ；所述第四級動態(tài)反相器包括第十二 PMOS晶體管M12、第十三PMOS晶體管M13和第十四PMOS晶體管M14，分頻器的輸出端Q2B連接第十二 PMOS晶體管M12和第十三PMOS晶體管M13的柵極，時鐘控制信號CK連接第十四PMOS晶體管M14的柵極，第十二 PMOS晶體管M12的源級接地，第十二 PMOS晶體管M12和第十三PMOS晶體管M13的漏極接第四級動態(tài)反相器的輸出端S2，第十三PMOS晶體管M13的源級接第十四PMOS晶體管M14的漏極，第十四PMOS晶體管M14的源級接電源VDD ；所述第五級動態(tài)反相器包括第十五PMOS晶體管M15、第十六PMOS晶體管M16、第十七PMOS晶體管M17和第十八PMOS晶體管M18，時鐘控制信號CK連接第十五PMOS晶體管M15和第十八PMOS晶體管M18的柵極，第三極動態(tài)反相器的輸出端QlB連接第十七PMOS 晶體管M17的柵極，第四級動態(tài)反相器的輸出端S2連接第十六PMOS晶體管M16的柵極，第十五PMOS晶體管M15的源級接地，第十五PMOS晶體管M15的漏極接第十六PMOS晶體管M16 的源級，第十六PMOS晶體管M16和第十七PMOS晶體管M17的漏極接第五級動態(tài)反相器的輸出端P2，第十七PMOS晶體管M17的源級接第十八PMOS晶體管M18的漏極，第十八PMOS 晶體管M18的源級接電源VDD ；所述第六級動態(tài)反相器包括第十九PMOS晶體管M19、第二十PMOS晶體管M20和第二一 PMOS晶體管M21，時鐘控制信號CK連接第十九PMOS晶體管M19的柵極，第五級動態(tài)反相器的輸出端P2連接第二十PMOS晶體管M20和第二一 PMOS晶體管M21的柵極，第十九 PMOS晶體管M19的源級接地，第十九PMOS晶體管M19的漏極接第二十PMOS晶體管M20的源級，第二十PMOS晶體管M20和第二一 PMOS晶體管M21的漏極接分頻器的輸出端Q2B，第二一 PMOS晶體管M21的源級接電源VDD。上述分配器，在模式控制信號MC為低電平時，第一級、第二級和第三級動態(tài)反向器被關(guān)斷，第三極動態(tài)反相器的輸出端QlB為低電平，第四級、第五級和第六級動態(tài)反相器正常工作，該真單相時鐘2/3雙模預(yù)分頻器處于二分頻工作狀態(tài)；在模式控制信號MC為高電平時，第一級、第二級和第三級動態(tài)反相器正常工作，第五級動態(tài)反相器中第十七PMOS 晶體管M17根據(jù)第三極動態(tài)反相器的輸出端QlB導(dǎo)通或者關(guān)斷，并和時鐘信號CK控制的第十八PMOS晶體管M18相配合對第五級動態(tài)反相器的輸出端P2節(jié)點進行充電操作。上述分配器，若在第一級動態(tài)反相器中，將模式控制信號和與之連接的第二 PMOS 晶體管M2和第三PMOS晶體管M3去除，并將第四PMOS晶體管M4與第一級動態(tài)反相器的輸出端Sl相連接，即可構(gòu)成一個單獨的真單相時鐘三分頻器。
有益效果本發(fā)明提供的高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，去除了傳統(tǒng)真單相時鐘2/3雙模預(yù)分頻器結(jié)構(gòu)中的與門和或門，直接將第一個D觸發(fā)器的輸出送入第二個D觸發(fā)器中的第五級動態(tài)反相器，控制第五級動態(tài)反相器對節(jié)點P2的預(yù)充電，達(dá)到將2/3雙模預(yù)分頻器輸出高電平多延遲一個時鐘周期，從而實現(xiàn)三分頻操作，提高了 2/3雙模預(yù)分頻器三分頻時的工作速度。


圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為本發(fā)明的二分頻時序圖；圖3為本發(fā)明的三分頻時序圖；圖4為本發(fā)明采用0. 18 μ m CMOS工藝實現(xiàn)，8GHz輸入頻率時二分頻瞬態(tài)仿真圖；圖5為本發(fā)明采用0. 18 μ m CMOS工藝實現(xiàn)，8GHz輸入頻率時三分頻瞬態(tài)仿真圖；圖6為基于本發(fā)明的單獨的真單相時鐘三分頻器結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明作更進一步的說明。如圖1所示為一種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，包括六級動態(tài)反相器，第一級、第二級、第三極動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF1，第四級、第五級、第六級動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF2 ；本發(fā)明的通過將真單相時鐘觸發(fā)器預(yù)充電操作延遲一個周期實現(xiàn)三分頻操作，可以顯著提高真單相時鐘2/3雙模預(yù)分頻器的工作速度，并且該分頻器進行二分頻時，還可以將其中一個未用的D觸發(fā)器關(guān)斷，降低電路功耗。本發(fā)明的真單相時鐘2/3雙模預(yù)分頻器包括帶時鐘控制晶體管的6級動態(tài)反相器，包括第一級嵌入或非門的動態(tài)反相器，由模式控制信號MC控制的第二 PMOS晶體管M2、第三PMOS晶體管M3和預(yù)分頻器輸出信號Q2B 控制的第一 PMOS晶體管Ml、第四PMOS晶體管M4以及時鐘信號CK控制的第五PMOS晶體管 M5構(gòu)成；第一級反相器輸出Sl接第二級反相器輸入管第七PMOS晶體管M7柵極，第二級反相器由第七PMOS晶體管M7和CK控制的第六PMOS晶體管M6、第八PMOS晶體管M8構(gòu)成；第二級反相器輸出Pl接第三級反相器第十PMOS晶體管MlO和第十一 PMOS晶體管Mll柵極， 第三級反相器由第十PMOS晶體管M10、第i^一 PMOS晶體管Mll和CK控制的第九PMOS晶體管M9構(gòu)成，第三極反相器輸出QlB接第5級反相器第十七PMOS晶體管M17柵極；第四級反相器由預(yù)分頻器輸出Q2B控制的第十二 PMOS晶體管M12、第十三PMOS晶體管M13和CK 控制的第十四PMOS晶體管M14構(gòu)成，第四級反相器輸出P2接第五級反相器第十六PMOS晶體管M16柵極。第五級反相器由第十五PMOS晶體管M15、第十六PMOS晶體管M16、第十七 PMOS晶體管M17、第十八PMOS晶體管M18構(gòu)成，其中第十五PMOS晶體管M15、第十八PMOS 晶體管M18受時鐘CK控制，第十七PMOS晶體管M17柵極受第三極反相器輸出QlB控制，并且時鐘控制管第十八PMOS晶體管M18和第十七PMOS晶體管M17串聯(lián)接反相器輸出P2，并控制第六級反相器中第二十PMOS晶體管M20、第二一 PMOS晶體管M21柵極。第六級反相器由CK控制的第十九PMOS晶體管M19和P2控制的第二十PMOS晶體管M20、第二一 PMOS 晶體管M21構(gòu)成，第六級反相器輸出Q2B為預(yù)分頻器的輸出，分別連接第一級反相器中第一 PMOS晶體管Ml、第四PMOS晶體管M4柵極和第四級反相器中第十二 PMOS晶體管M12、第十三PMOS晶體管Ml3柵極。當(dāng)MC =“1”時，本發(fā)明的真單相時鐘2/3雙模預(yù)分頻器進行二分頻，時序圖如圖2 所示，第一級D觸發(fā)器DFFl中節(jié)點Sl和Pl分別箝位于“0”和“1”狀態(tài)，QlB = “0”，DFFl 完全關(guān)閉，不產(chǎn)生切換動作，僅DFF2消耗功耗，DFFl的輸出QlB = “0”，第十七PMOS晶體管M17導(dǎo)通，不影響DFF2的工作狀態(tài)。當(dāng)MC = “0”時，預(yù)分頻器處于三分頻狀態(tài)，工作方式可以從圖3的時序圖看出，在t0到tl時刻CK為高電平期間，DFFl的輸出QlB =“0”， DFF2根據(jù)節(jié)點P2的高電平跳變?yōu)榈碗娖?。在時刻tl，CK翻轉(zhuǎn)為低電平，DFF2的第一級反相器采樣輸入數(shù)據(jù)，將S2充電至VDD。當(dāng)CK在時刻t2翻轉(zhuǎn)為高電平時，節(jié)點P2由第十五 PMOS晶體管M15和第十六PMOS晶體管M16放電至低電平，觸發(fā)器DFF2的輸出Q2B翻轉(zhuǎn)為高電平，同樣，DFFl的輸出QlB也根據(jù)節(jié)點電壓Pl的低電平翻轉(zhuǎn)為高電平。在時刻t3，當(dāng)時鐘CK下降沿來臨時，如果是二分頻工作，節(jié)點P2將被充電至VDD，但此時DFFl輸出QlB為高電平，第十七PMOS晶體管M17關(guān)斷，阻止了 DFF2第二級反相器的預(yù)充電操作，P2節(jié)點電壓保持低電平直到下一個時鐘下降沿。在時刻t4，QlB在時鐘CK上升沿翻轉(zhuǎn)為低電平，第十七PMOS晶體管M17導(dǎo)通，因此當(dāng)t5時刻時鐘CK下降沿來臨時，節(jié)點P2能夠經(jīng)由第十七 PMOS晶體管M17和第十八PMOS晶體管M18充電至VDD。從而在t6時刻，CK翻轉(zhuǎn)為高電平時，Q2B下降為低電平，完成了三分頻操作。本發(fā)明的真單相時鐘2/3預(yù)分頻器功耗也得到了進一步的降低，傳統(tǒng)真單相時鐘 2/3分頻器一般有7級反相器結(jié)構(gòu)，包括兩個D觸發(fā)器各三級動態(tài)反相器和兩個D觸發(fā)器之間的一級反相器，而本發(fā)明的真單相時鐘2/3預(yù)分頻器中，由于DFFl的輸出直接送到DFF2 的第二級動態(tài)反相器，去除了 DFFl和DFF2間的反相器，整個真單相時鐘2/3分頻器僅有6 級，減小了一級反相器的延遲和功耗，因此預(yù)分頻器的動態(tài)功耗得到了顯著降低，也消除了短路電流。圖4是本真單相時鐘2/3雙模預(yù)分頻器采用0. 18 μ m CMOS工藝實現(xiàn)，8GHz輸入頻率時二分頻瞬態(tài)仿真圖。圖5是本真單相時鐘2/3雙模預(yù)分頻器采用0.18 μ m CMOS工藝實現(xiàn)，8GHz輸入頻率時三分頻瞬態(tài)仿真圖。對于本真單相時鐘2/3雙模預(yù)分頻器，可以將模式控制信號MC和MC控制的晶體管第二 PMOS晶體管M2、第三PMOS晶體管M3去除，將第四PMOS晶體管M4的漏極與第一級動態(tài)反向器輸出節(jié)點Sl相連構(gòu)成單獨的真單相時鐘三分頻器，如圖6所示。以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
權(quán)利要求
1. 一種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，其特征在于該分頻器包括六級動態(tài)反相器，第一級、第二級、第三級動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器 DFF1，第四級、第五級、第六級動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF2 ；所述第一級動態(tài)反相器包括第一 NMOS晶體管Ml、第二 NMOS晶體管M2、第三PMOS晶體管M3、第四PMOS晶體管M4和第五PMOS晶體管M5，模式控制信號MC連接第二 NMOS晶體管M2和第三PMOS晶體管M3的柵極，分頻器的輸出端Q2B連接第一 NMOS晶體管Ml和第四 PMOS晶體管M4的柵極，時鐘控制信號CK連接第五PMOS晶體管M5的柵極，第一 NMOS晶體管Ml和第二 NMOS晶體管M2的源極接地，第一 NMOS晶體管Ml、第二 NMOS晶體管M2和第三 PMOS晶體管M3的漏極分別接第一級動態(tài)反相器的輸出端Si，第三PMOS晶體管M3的源極接第四PMOS晶體管M4的漏極，第四PMOS晶體管M4的源極接第五PMOS晶體管M5的漏極， 第五PMOS晶體管M5的源極接電源VDD ；所述第二級動態(tài)反相器包括第六NMOS晶體管M6、第七NMOS晶體管M7和第八PMOS晶體管M8，時鐘控制信號CK連接第六NMOS晶體管M6和第八PMOS晶體管M8的柵極，第一級動態(tài)反相器的輸出端Sl連接第七NMOS晶體管M7的柵極，第六NMOS晶體管M6的源極接地，第六NMOS晶體管M6的漏極接第七NMOS晶體管M7的源級，第七NMOS晶體管M7和第八 PMOS晶體管M8的漏極分別接第二級動態(tài)反相器的輸出端P1，第八PMOS晶體管M8的源極接電源VDD ；所述第三級動態(tài)反相器包括第九NMOS晶體管M9、第十NMOS晶體管MlO和第十一 PMOS 晶體管Ml 1，時鐘控制信號CK連接第九NMOS晶體管M9的柵極，第二級動態(tài)反相器的輸出端 Pl連接第十NMOS晶體管MlO和第十一 PMOS晶體管Mll的柵極，第九NMOS晶體管M9的源極接地，第九NMOS晶體管M9的漏極接第十NMOS晶體管MlO的源級，第十NMOS晶體管MlO 和第十一 PMOS晶體管Ml 1的漏極分別接第三級動態(tài)反相器的輸出端Q1B，第十一 PMOS晶體管Mll的源極接電源VDD ；所述第四級動態(tài)反相器包括第十二 NMOS晶體管M12、第十三PMOS晶體管M13和第十四 PMOS晶體管M14，分頻器的輸出端Q2B分別連接第十二 NMOS晶體管M12和第十三PMOS晶體管M13的柵極，時鐘控制信號CK連接第十四PMOS晶體管M14的柵極，第十二 NMOS晶體管M12的源極接地，第十二 NMOS晶體管M12和第十三PMOS晶體管M13的漏極分別接第四級動態(tài)反相器的輸出端S2，第十三PMOS晶體管M13的源極接第十四PMOS晶體管M14的漏極，第十四PMOS晶體管M14的源極接電源VDD ；所述第五級動態(tài)反相器包括第十五NMOS晶體管M15、第十六NMOS晶體管M16、第十七 PMOS晶體管M17和第十八PMOS晶體管M18，時鐘控制信號CK連接第十五NMOS晶體管M15 和第十八PMOS晶體管M18的柵極，第三級動態(tài)反相器的輸出端QlB連接第十七PMOS晶體管M17的柵極，第四級動態(tài)反相器的輸出端S2連接第十六NMOS晶體管M16的柵極，第十五 NMOS晶體管M15的源極接地，第十五NMOS晶體管M15的漏極接第十六NMOS晶體管M16的源極，第十六NMOS晶體管M16和第十七PMOS晶體管M17的漏極分別接第五級動態(tài)反相器的輸出端P2，第十七PMOS晶體管M17的源極接第十八PMOS晶體管M18的漏極，第十八PMOS 晶體管M18的源極接電源VDD ；所述第六級動態(tài)反相器包括第十九NMOS晶體管M19、第二十NMOS晶體管M20和第二一 PMOS晶體管M21，時鐘控制信號CK連接第十九NMOS晶體管M19的柵極，第五級動態(tài)反相器的輸出端P2連接第二十NMOS晶體管M20和第二一 PMOS晶體管M21的柵極，第十九NMOS 晶體管M19的源極接地，第十九NMOS晶體管M19的漏極接第二十NMOS晶體管M20的源極， 第二十NMOS晶體管M20和第二一 PMOS晶體管M21的漏極分別接分頻器的輸出端Q2B，第二一 PMOS晶體管M21的源極接電源VDD。
全文摘要
本發(fā)明公開了一種高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，包括六級動態(tài)反相器，第一級、第二級、第三極動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF1，第四級、第五級、第六級動態(tài)反相器串聯(lián)構(gòu)成真單相時鐘結(jié)構(gòu)的D觸發(fā)器DFF2。本發(fā)明提供的高速低功耗的真單相時鐘2/3雙模預(yù)分頻器，去除了傳統(tǒng)真單相時鐘2/3雙模預(yù)分頻器結(jié)構(gòu)中的與門和或門，直接將第一個D觸發(fā)器的輸出送入第二個D觸發(fā)器中的第五級動態(tài)反相器，控制第五級動態(tài)反相器對節(jié)點P2的預(yù)充電，達(dá)到將2/3雙模預(yù)分頻器輸出高電平多延遲一個時鐘周期，從而實現(xiàn)三分頻操作，提高了2/3雙模預(yù)分頻器三分頻時的工作速度。
文檔編號H03K23/44GK102497201SQ20111043141
公開日2012年6月13日 申請日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者吉新村, 吳建輝, 張萌, 朱賈峰, 李紅, 王子軒, 黃福清 申請人:東南大學(xué)