專利名稱：一種雙可編程減法分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子學(xué)技術(shù)領(lǐng)域，涉及一種雙可編程減法分頻器。
背景技術(shù)：
頻率綜合器是無線接收機中實現(xiàn)頻率變換和信道選擇的組件，而多模分頻器是頻率綜合器中的關(guān)鍵模塊。隨著通信技術(shù)的不斷發(fā)展，多模多頻成為接收機發(fā)展的趨勢。要實現(xiàn)多模多頻接收機，鎖相環(huán)中的多模分頻器必須靈活可編程。另一方面，在一些特殊應(yīng)用場合，如小數(shù)分頻鎖相環(huán)中，多模分頻器的分頻比受兩個信號控制，一個信號控制整數(shù)分頻，另一個信號為sigma-delta調(diào)制器的瞬態(tài)輸出控制小數(shù)分頻。因此實現(xiàn)靈活可編程的多模分頻器非常重要。分頻器主要用于對所給的信號進(jìn)行分頻，即輸入信號經(jīng)過分頻值為M的分頻器后，輸出信號頻率是輸入信號頻率的M分之一。為了做到更好的靈活性和可重構(gòu)性，分頻器經(jīng)常需要設(shè)計成可編程的結(jié)構(gòu)，即分頻值M在一定范圍內(nèi)可以進(jìn)行設(shè)置。比如由N個觸發(fā)器組成的N位分頻器的分頻值范圍為W，2N-1]，可編程分頻器的分頻值在此范圍內(nèi)可以更改。但上述的可編程分頻器的分頻比只受一個控制信號控制，如需提高編程的靈活度，需要兩個或多個這種結(jié)構(gòu)的多模分頻器，如常用的P計數(shù)器加S計數(shù)器的結(jié)構(gòu)。這種結(jié)構(gòu)需要多個觸發(fā)器來實現(xiàn)雙可編程的目的，電路的復(fù)雜度和功耗大大增加。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)的不足，提出一種簡單結(jié)構(gòu)的雙可編程減法分頻器，利用簡單的電路結(jié)構(gòu)實現(xiàn)靈活的可編程能力。本發(fā)明包括可預(yù)置減1計數(shù)器、邏輯比較器和兩個寄存器。可預(yù)置減1計數(shù)器包括N (N彡3)級可預(yù)置T觸發(fā)器和M級與門，M=N_2 ； 所述的可預(yù)置T觸發(fā)器包括數(shù)據(jù)輸入端口 T、時鐘輸入端口 CLK、使能信號輸入端口 SE、
預(yù)置數(shù)輸入端口 SD、同相輸出端口 Q、反相輸出端口 QN ；使能信號輸入端口 SE有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口 SD的信號直接輸出到同相輸出端口 Q ；使能信號輸入端口 SE無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口 T的信號直接輸出到同相輸出端口 Q ；
所有的可預(yù)置T觸發(fā)器的使能信號輸入端口 SE連接作為可預(yù)置減1計數(shù)器的使能信號輸入端、時鐘輸入端口 CLK接外部時鐘信號、預(yù)置數(shù)輸入端口 SD按照順序分別接第一寄存器輸出的相應(yīng)位，第η級可預(yù)置T觸發(fā)器的預(yù)置數(shù)輸入端口 SD接第一寄存器輸出的第η位，第η級可預(yù)置T觸發(fā)器的同相輸出端口 Q作為可預(yù)置減1計數(shù)器輸出的第η位， 1 ^ η ^ N ；
第一級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口 T接高電平，反相輸出端口 QN與第二級可預(yù)置 T觸發(fā)器的數(shù)據(jù)輸入端口 T以及各級與門的一個輸入端口連接；
第二級可預(yù)置T觸發(fā)器的反相輸出端口 QN與各級與門的另一個輸入端口連接； 如N彡4，則第m (3彡m彡N-1)級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口 T與第k (k=m_2)級與門的輸出端口連接，反相輸出端口 QN與第j (j=k-l)級至第M級的與門的又一個輸入端口連接；
所有中間級的可預(yù)置T觸發(fā)器的反相輸出端口 QN分別與各級與門各輸入端口連接； 最末級可預(yù)置T觸發(fā)器的反相輸出端口 QN懸空。所述的邏輯比較器包括N級異或門和一個或非門，各級異或門的輸出端口與或非門的各個輸入端口連接，或非門的輸出端口作為邏輯比較器的輸出端，并與可預(yù)置減1計數(shù)器的使能信號輸入端連接，各級異或門的一個輸入端口按照順序分別接可預(yù)置減1計數(shù)器輸出的相應(yīng)位，各級異或門的另一個輸入端口按照順序分別接第二寄存器輸出的相應(yīng)位。第一寄存器的輸入端連接第一外部預(yù)置數(shù)，第二寄存器的輸入端連接第二外部預(yù)置數(shù)，邏輯比較器的輸出端口作為雙可編程減法分頻器的輸出端。N個可預(yù)置T觸發(fā)器和M個與非門組成的減1計數(shù)器，對輸入時鐘信號CLK從預(yù)置數(shù)A[N]開始進(jìn)行同步減1計數(shù)，時鐘上升沿有效；預(yù)置數(shù)A[N]在預(yù)置使能信號SE有效時，初始化N位可預(yù)置減1計數(shù)器的輸出，Q [N] =A [N]；
N位邏輯比較器主要包括N個異或門，一個或非門，用于對N位可預(yù)置減1計數(shù)器的計數(shù)值D[N]和輸入預(yù)置分頻值B[N]進(jìn)行邏輯比較并輸出相應(yīng)結(jié)果；當(dāng)D[N]和B[N]相等時， 輸出邏輯高電平；當(dāng)D[N]和B[N]不等時，輸出邏輯低電平；
該雙可編程減法分頻器的分頻比為A[N]減B[N]，分頻比受兩個輸入分頻預(yù)置數(shù)的控制，電路實現(xiàn)簡單，分頻比的可編程靈活度高。


圖1為本發(fā)明的結(jié)構(gòu)示意圖2為圖1中可預(yù)置減1計數(shù)器的結(jié)構(gòu)示意圖3為圖1中邏輯比較器的結(jié)構(gòu)示意圖4為本發(fā)明的雙可編程減法分頻器的實施方法流程圖。
具體實施例方式如圖1所示，一種雙可編程減法分頻器包括可預(yù)置減1計數(shù)器2、邏輯比較器3和兩個寄存器1和4。如圖2所示，可預(yù)置減1計數(shù)器2包括五級可預(yù)置T觸發(fā)器T-I 5和三級與門 AND-I 3。可預(yù)置T觸發(fā)器T-I 5包括數(shù)據(jù)輸入端口 T、時鐘輸入端口 CLK、使能信號輸入端口 SE、預(yù)置數(shù)輸入端口 SD、同相輸出端口 Q、反相輸出端口 QN ；使能信號輸入端口 SE有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口 SD的信號直接輸出到同相輸出端口 Q ；使能信號輸入端口 SE無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口 T的信號直接輸出到同相輸出端口 Q。五級的可預(yù)置T觸發(fā)器T-I 5的使能信號輸入端口 SE連接作為可預(yù)置減1計數(shù)器2的使能信號輸入端、時鐘輸入端口 CLK接外部時鐘信號。第一級可預(yù)置T觸發(fā)器T-I的數(shù)據(jù)輸入端口 T接高電平“1”，反相輸出端口 QN與第二級可預(yù)置τ觸發(fā)器T-2的數(shù)據(jù)輸入端口 T以及與門AND-I 3的第一輸入端口連接，預(yù)置數(shù)輸入端口 SD[1]接第一寄存器1輸出的第一位，同相輸出端口 Q作為可預(yù)置減1計數(shù)器2輸出的第一位Q[l]；
第二級可預(yù)置T觸發(fā)器T-2的數(shù)據(jù)輸入端口 T接第一級可預(yù)置T觸發(fā)器T-I的反相輸出端QN，反相輸出端口 QN連接與門AND-I 3的第二輸入端口，預(yù)置數(shù)輸入端口 SD [2]接第一寄存器1輸出的第二位，同相輸出端口 Q作為可預(yù)置減1計數(shù)器2輸出的第二位Q[2]； 第三級可預(yù)置T觸發(fā)器T-3的數(shù)據(jù)輸入端口 T接第一級與門AND-I的輸出端，反相輸出端口 QN連接與門AND-2 3的第三輸入端口，預(yù)置數(shù)輸入端口 SD [3]接第一寄存器1輸出的第三位，同相輸出端口 Q作為可預(yù)置減1計數(shù)器2輸出的第三位Q[3]；
第四級可預(yù)置T觸發(fā)器T-4的數(shù)據(jù)輸入端口 T接第二級與門AND-2的輸出端，反相輸出端口 QN連接與門AND-3第四輸入端口，預(yù)置數(shù)輸入端口 SD [4]接第一寄存器1輸出的第四位，同相輸出端口 Q作為可預(yù)置減1計數(shù)器2輸出的第四位Q[4]；
第五級可預(yù)置T觸發(fā)器T-5的數(shù)據(jù)輸入端口 T接第三級與門AND-3的輸出端，預(yù)置數(shù)輸入端口 SD [5]接第一寄存器1輸出的第五位，同相輸出端口 Q作為可預(yù)置減1計數(shù)器2 輸出的第五位Q[5]，反相輸出端口 QN懸空。如圖3所示，邏輯比較器3包括五級異或門M)R_1 5和一個或非門N0R，各級異或門M)R-1 5的輸出端口與或非門NOR的各個輸入端口連接，或非門NOR的輸出端口作為邏輯比較器3的輸出端，并與可預(yù)置減1計數(shù)器2的使能信號輸入端SE連接；第一級異或門M)R_1的輸入端口 D[l]接可預(yù)置減1計數(shù)器2輸出的第一位Q[1]，第二級異或門M)R_2 的輸入端口 D [2]接可預(yù)置減1計數(shù)器2輸出的第二位Q [2]，第三級異或門M)R_3的輸入端口 D[3]接可預(yù)置減1計數(shù)器2輸出的第三位Q[3]，第四級異或門M)R-4的輸入端口 D[4] 接可預(yù)置減1計數(shù)器2輸出的第四位QW]，第五級異或門)(0R-5的輸入端口 D [5]接可預(yù)置減1計數(shù)器2輸出的第五位Q[5]；第一級異或門)(0R-1的輸入端口 E[l]接第二寄存器輸出的第一位，第二級異或門M)R_2的輸入端口 E[2]接第二寄存器輸出的第二位，第三級異或門M)R_3的輸入端口 E[3]接第二寄存器輸出的第三位，第四級異或門M)R_4的輸入端口 E[4]接第二寄存器輸出的第四位，第五級異或門)(0R-5的輸入端口 E[5]接第二寄存器輸出的第五位。如圖1所示，第一寄存器1的輸入端連接第一外部預(yù)置數(shù)A [N]，第二寄存器4的輸入端連接第二外部預(yù)置數(shù)B [N]，邏輯比較器的輸出端FOUT作為雙可編程減法分頻器的輸出端。如圖4所示，該雙可編程減法分頻器的實施方法步驟如下 步驟1 開始；
步驟2:存儲分頻值，即將分頻預(yù)置數(shù)A[N]和B[N]分別送入N位鎖存器，根據(jù)不同的需要可以采用并行或串行輸入；
步驟3 計數(shù)器計數(shù)，減1計數(shù)器在時鐘作用下從計數(shù)器的初始狀態(tài)開始減1計數(shù)； 步驟4 邏輯判斷，即判斷D [η]是否等于預(yù)置數(shù)B [η]，如果兩數(shù)不相等，輸出邏輯低電平，直到兩數(shù)相等，輸出邏輯高電平；
步驟5 預(yù)置數(shù)Ν位可預(yù)置減1計數(shù)器在使能信號SE作用下，初始化N位可預(yù)置減1 計數(shù)器的輸出為A[N]；
重復(fù)上述步驟3、步驟4及步驟5完成一個分頻比為Α[Ν]減Β[Ν]的分頻周期。
權(quán)利要求
1. 一種雙可編程減法分頻器，包括可預(yù)置減1計數(shù)器、邏輯比較器和兩個寄存器，其特征在于所述的可預(yù)置減1計數(shù)器包括N級可預(yù)置T觸發(fā)器和M級與門，N ^ 3、M=N-2 ；所述的可預(yù)置T觸發(fā)器包括數(shù)據(jù)輸入端口、時鐘輸入端口、使能信號輸入端口、預(yù)置數(shù)輸入端口、同相輸出端口、反相輸出端口 ；使能信號輸入端口有效時，在時鐘信號作用下，預(yù)置數(shù)輸入端口的信號直接輸出到同相輸出端口 ；使能信號輸入端口無效時，在時鐘信號作用下，數(shù)據(jù)輸入端口的信號直接輸出到同相輸出端口 ；所有的可預(yù)置T觸發(fā)器的使能信號輸入端口連接作為可預(yù)置減1計數(shù)器的使能信號輸入端、時鐘輸入端口接外部時鐘信號、預(yù)置數(shù)輸入端口按照順序分別接第一寄存器輸出的相應(yīng)位，第η級可預(yù)置T觸發(fā)器的預(yù)置數(shù)輸入端口接第一寄存器輸出的第η位，第η級可預(yù)置T觸發(fā)器的同相輸出端口作為可預(yù)置減1計數(shù)器輸出的第η位，1 < η < N；第一級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口接高電平，反相輸出端口與第二級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口以及各級與門的一個輸入端口連接；第二級可預(yù)置T觸發(fā)器的反相輸出端口與各級與門的另一個輸入端口連接； 如Ν>4，則第m級可預(yù)置T觸發(fā)器的數(shù)據(jù)輸入端口與第k級與門的輸出端口連接，反相輸出端口與第j級至第M級的與門的又一個輸入端口連接，3彡m彡N-l、k=m-2、j=k-l ； 所有中間級的可預(yù)置T觸發(fā)器的反相輸出端口分別與各級與門各輸入端口連接； 最末級可預(yù)置T觸發(fā)器的反相輸出端口 QN懸空；所述的邏輯比較器包括N級異或門和一個或非門，各級異或門的輸出端口與或非門的各個輸入端口連接，或非門的輸出端口作為邏輯比較器的輸出端，并與可預(yù)置減1計數(shù)器的使能信號輸入端連接，各級異或門的一個輸入端口按照順序分別接可預(yù)置減1計數(shù)器輸出的相應(yīng)位，各級異或門的另一個輸入端口按照順序分別接第二寄存器輸出的相應(yīng)位；第一寄存器的輸入端連接第一外部預(yù)置數(shù)，第二寄存器的輸入端連接第二外部預(yù)置數(shù)，邏輯比較器的輸出端口作為雙可編程減法分頻器的輸出端。
全文摘要
本發(fā)明涉及一種雙可編程減法分頻器?，F(xiàn)有分頻器電路的復(fù)雜度高、功耗大。本發(fā)明包括可預(yù)置減1計數(shù)器、邏輯比較器和兩個寄存器?？深A(yù)置減1計數(shù)器包括N(N≥3)級可預(yù)置T觸發(fā)器和M(M=N-2)級與門，邏輯比較器包括N級異或門和一個或非門，第一寄存器的輸入端連接第一外部預(yù)置數(shù)，第二寄存器的輸入端連接第二外部預(yù)置數(shù)，邏輯比較器的輸出端口作為雙可編程減法分頻器的輸出端。本發(fā)明的雙可編程減法分頻器的分頻比受兩個輸入分頻預(yù)置數(shù)的控制，電路實現(xiàn)簡單，分頻比的可編程靈活度高。
文檔編號H03L7/18GK102412836SQ20111029752
公開日2012年4月11日 申請日期2011年9月30日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者孫玲玲, 高海軍 申請人:杭州電子科技大學(xué)