專利名稱：一種模數轉換器的制作方法
技術領域：
本發(fā)明涉及集成電路技術領域，特別是涉及一種模數轉換器。
背景技術：
隨著數字技術，特別是信息技術的飛速發(fā)展與普及，在現代控制、通信及檢測等領域，為了提高系統的性能指標，對信號的處理廣泛采用了數字計算機技術。由于系統的實際對象往往都是一些模擬量(如溫度、壓力、位移、圖像等)，要使計算機或數字儀表能識別、 處理這些信號，必須首先將這些模擬信號轉換成數字信號。這樣，就需要一種能在模擬信號與數字信號之間起橋梁作用的電路一模數轉換器。模數轉換器即A/D轉換器，或簡稱ADC(Anal0g-t0-Digital Converter)，通常是指一個將模擬信號轉變?yōu)閿底中盘柕碾娮釉?。通常的模數轉換器是將一個輸入電壓信號轉換為一個輸出的數字信號。高速度、低功耗模數轉換器的設計是當今混合信號系統芯片設計中的總體發(fā)展趨勢，它在數據通信、液晶顯示驅動、SOC系統等領域中都有著廣泛的應用。在眾多種類的模數轉換器電路結構中，流水線式結構以其在速度、精度和功耗方面的折中優(yōu)勢而成為主要的選擇。但通常在流水線式結構中若要降低功耗，相應地就會降低電路的工作速度；若要提高工作速度，相應的就會提高功耗，速度與功耗不能同時達到較好的效果。

發(fā)明內容
本發(fā)明提供一種模數轉換器，以解決傳統流水線式結構的模數轉換器速度與功耗的問題。為解決上述問題，本發(fā)明公開了一種模數轉換器，包括采用N級流水線式結構，每級依次相連，其中第1級和第2級采用兩步快閃式結構，第3級到第N級采用流水線式結構，N為大于2的正整數，每級輸出通過數字校正電路輸出，作為所述模數轉換器的輸出；所述兩步快閃式結構，包括一個采樣保持電路、兩個快閃式子ADC、一個DAC、一個放大器、兩個運算電路和一個鎖存器，采樣保持電路輸出連接粗量化快閃式子ADC，粗量化快閃式子ADC的輸出連接DAC和鎖存器，DAC的輸出和采樣保持電路的輸出連接減法器，減法器輸出通過放大器連接細量化快閃式子ADC，細量化快閃式子ADC的輸出和鎖存器的輸出連接加法器，加法器輸出作為本級輸出；所述流水線式結構第3級到第N級，包括一個采樣保持電路和一個子ADC，采樣保持電路輸出連接子ADC，子ADC的輸出作為本級輸出，第3級到第N-I級，還包括一個子DAC、 一個減法器和一個亞閾運算放大器，將子ADC的輸出連接子DAC，子DAC的輸出和采樣保持電路的輸出連接減法器，減法器的輸出通過亞閾運算放大器輸出作為下一級的輸入。優(yōu)選的，所述的兩步快閃結構輸出3bit數字碼，兩級總共輸出6bit數字碼；所述的流水線式結構，每一級均輸出2bit數字碼，所述2bit數字碼包括1. 5bit有效位和0. 5bit冗余校正位。優(yōu)選的，所述數字校正電路，用于對所述兩步快閃式結構的輸出乘以對應權重作為本級輸出，對所述流水線式結構中每一級的輸出進行校正后乘以對應權重作為所述對應級的輸出，將所述模數轉換器的每一級輸出通過加法器相加作為模數轉換器的輸出。優(yōu)選的，所述兩步快閃式結構，對輸入信號用采樣保持電路進行采樣，然后用粗量化快閃式子ADC進行量化，得到高位碼并通過鎖存器鎖存，DAC根據高位碼輸出相應的模擬信號，并與采樣后的輸入信號通過減法器相減，再通過放大器放大，并利用細量化快閃式子 ADC對放大后的信號進行量化，得到低位碼，最后將得到的高位碼和低位碼通過加法器組合起來輸出，作為本級輸出。優(yōu)選的，所述流水線式結構中，每一級對輸入信號用采樣保持電路進行采樣，然后用子ADC進行量化，得到數字碼作為本級輸出；第3級到第N-I級，將得到的數字碼通過子 DAC輸出相應的模擬信號，并與采樣后的輸入信號通過減法器相減，再通過亞閾運算放大器放大后輸出，作為下一級的輸入。優(yōu)選的，所述亞閾運算放大器，包括11個MOS管分別為Ml到M11，其中Ml到M7為PMOS管，M8到Mll為NMOS管，所述PMOS管的襯底與源極相連，所述NMOS管的襯底接地；PMOS管M3、M4和M5的源極與正電源電壓相連，匪OS管MlO和Mll的源極接地； PMOS管Ml和M2的源極相連后與PMOS管M3的漏極連接，PMOS管Ml和M2的漏極分別與 NMOS管MlO和Mll的漏極相連；PMOS管M4和M5的漏極分別連接PMOS管M6和M7的源極， PMOS管M6和M7的漏極分別連接NMOS管M8和M9的源極，NMOS管M8和M9的漏極分別連接NMOS管MlO和Mll的源極；PMOS管M3、M4和M5的柵極相連接偏置電壓Vbi，PMOS管M6 和M7的柵極相連接偏置電壓Vb2，NMOS管M8和M9的柵極相連接偏置電壓Vb3，NMOS管MlO 和Mll的柵極相連接共模反饋電壓Vqifb ；差分電壓Vinn和Vinp從PMOS管差分輸入對Ml和 M2的柵極輸入后，經過NMOS管共柵對M8和M9后輸出差分電壓V。utn和V。utp ；其中，PMOS管M3、NM0S管MlO和NMOS管Mll為電流鏡偏置，為整個亞閾運算放大器提供偏置電流；PMOS管M4、M5、M6和M7組成共源共柵結構的有源負載，用以提高運放的增益；偏置電壓VB1、VB2和Vb3由亞閾基準電壓源組成的偏置電路提供；共模反饋電SVcmfb由共模反饋電路提供，用來控制NMOS管MlO和Mll的柵極電壓，調節(jié)亞閾運算放大器輸出V。utn 和V。_的共模電平。優(yōu)選的，所述共模反饋電路，包括6個匪OS管分別為M12到M17和4個電容分別為Cl到C4，所述匪OS管的襯底接地；匪OS管M12、M13和M14的柵極接時鐘信號CLKl，匪OS管M15、M16和M17的柵極都接時鐘信號CLK2 ；匪OS管M12、M13和M14的源極分別與匪OS管M15、M16和M17的漏極相連，并且電容Cl的兩端分別連接NMOS管M12和M13的漏極，電容C2的兩端分別連接在匪OS管M13和M14的漏極，電容C3的兩端分別連接在匪OS管M15和M16的漏極，電容C4 的兩端分別連接在NMOS管M16和M17的漏極；NMOS管M15和M17的源極連接電壓VeM，NM0S 管M12、M13和M14的漏極分別連接電壓V。utn、Vcmfb和V。utp，M16的源極連接電壓Vb4 ；其中Voutn和Voutp為亞閾運算放大器的差分輸出，Vqifb為電路的反饋控制電壓輸出，V。M為參考共模電平，Vb4為偏置電壓輸入，由偏置電路提供，CLKl和CLK2分別為模數轉換器中，控制采樣保持電路的采樣和保持的非交疊時鐘，由非交疊時鐘產生電路產生。優(yōu)選的，所述亞閾基準電壓源，包括峰值電流鏡電路，用于消除背柵效應，使晶體管的閾值電壓保持相等，包括PM0S 管M18、PM0S管M19、NM0S管M20、NM0S管M21和電阻R1，其中PMOS管M18的源極連接正電源，柵極連接節(jié)點B，漏極連接節(jié)點A，PMOS管M19的源極連接正電源，柵極和漏極都連接節(jié)點B，電阻Rl —端連接節(jié)點A，另一端連接節(jié)點C，NMOS管M20的源極接地，柵極連接節(jié)點A， 漏極連接節(jié)點C，NMOS管M21源極接地，柵極連接節(jié)點C，漏極連接節(jié)點B ；負溫度系數電流產生電路，用于產生負溫度系數的電流，包括PM0S管M22、NMOS 管M23、PMOS管M24、匪OS管M25、PMOS管M26和電阻R2，其中PMOS管M22源極連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點D，NM0S管M23的源極接地，柵極連接節(jié)點E，漏極連接節(jié)點D，PMOS管M24的源極連接正電源，柵極和漏極連接節(jié)點F，匪OS 管M25的源極連接節(jié)點E，柵極連接節(jié)點D，漏極連接節(jié)點F，PMOS管M26的連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點E，電阻R2 —端連接節(jié)點E，另一端接地；基準電壓輸出電路，用于提供正溫度系數的電阻值，以產生穩(wěn)定的電壓輸出，包括PM0S管M27、PMOS管M28和電阻R3，PMOS管M27的源極連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點Vref，PM0S管M28的源極連接正電源，柵極連接所述負溫度系數電流產生電路的節(jié)點F，漏極連接節(jié)點Vref，電阻R3 —端連接節(jié)點VMf，另一端接地。與現有技術相比，本發(fā)明包括以下優(yōu)點本發(fā)明所述的模數轉換器，第1級和第2級采用兩步快閃式結構，第3級到第N級采用流水線式結構，與傳統N級流水線式結構模數轉換器相比，在本發(fā)明所述的流水線式結構中采用亞閾運算放大器，可以降低電路的支路電流和電源電壓，從而降低電路的功耗， 實現超低功率消耗的設計目標，同時采用兩步快閃式結構，從而在實現超低功耗條件下，又保持了流水線式模數轉換器的高速特性。其次，兩步快閃結構可以輸出3bit數字碼，兩級總共輸出6bit數字碼；流水線式結構，每一級均輸出2bit數字碼，所述的數字碼包括1. 5bit有效位和0. 5bit冗余校正位。 在位數相同的情況下，本發(fā)明所述的模數轉換器比傳統的流水線式結構模數轉換器的級數少，從而縮短了信號從輸入到最終輸出的傳輸時間，使得模數轉換器的速度更快。


圖1是本發(fā)明實施例所述傳統N級流水線式結構模數轉換器結構圖；圖2是本發(fā)明實施例所述傳統N級流水線式結構模數轉換器每級的余量輸出曲線.
一入 ，圖3是本發(fā)明實施例所述一種模數轉換器結構圖；圖4是本發(fā)明實施例所述一種模數轉換器中兩步快閃式結構的結構圖；圖5是本發(fā)明實施例所述MOS晶體管的亞閾值電流曲線；圖6是本發(fā)明實施例所述亞閾運算放大器的電路圖7是本發(fā)明實施例所述共模反饋電路的電路圖；圖8是本發(fā)明實施例所述亞閾基準電壓源的電路圖；圖9是本發(fā)明實施例所述數字校正電路的結構圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明。為了解決傳統流水線式結構模數轉換器，速度與功耗不能同時達到較好的效果的問題，本發(fā)明提供了一種模數轉換器，可以在實現超低功耗條件下，又保持了流水線ADC的高速特性。下面通過實施例對本發(fā)明所述一種模數轉換器進行具體闡述。參照圖1，給出了本發(fā)明實施例所述傳統N級流水線式結構模數轉換器結構圖。流水線式結構的基本思想是將總體的轉換精度平均分配到每個流水線級上，再把每級的轉換結果通過一定的校正算法得到最終的轉換結果。通常情況下，為了設計的簡化和系統的匹配，所有流水線級的結構和功能都完全相同。傳統N級流水線式結構模數轉換器中每級依次相連，其中N為正整數。所述的流水線式結構每一級，包括采樣保持電路輸出連接子ADC，子ADC的輸出作為本級輸出，第1級到第N-I級，還包括子ADC的輸出連接子DAC，子DAC的輸出和采樣保持電路的輸出連接減法器，減法器的輸出通過放大器輸出作為下一級的輸入。每一級流水線都將前一級的輸出作為本級子ADC的輸入，同時產生1. 5bit有效數字碼。每級產生的數字碼一方面作為本級的輸出，另一方面作為本級子DAC的輸入。下面進一步闡述具體過程所述流水線式結構中，每一級對輸入信號用采樣保持電路進行采樣，然后用子ADC 進行量化，得到2bit數字碼，包括，1. 5bit有效位和0. 5bit冗余校正位，將得到的數字碼作為本級輸出；第1級到第N-I級，將得到的數字碼通過子DAC將之轉換成相應的模擬信號，并與采樣后的輸入信號通過減法器相減得到的差值電壓，將所述差值電壓經兩倍放大后輸出， 作為下一級的輸入，進入下一流水線級作下一步轉換。將每一級的輸出通過數字校正電路進行校正后輸出，作為所述傳統N級流水線式結構模數轉換器的輸出。參照圖2，給出了本發(fā)明實施例所述傳統N級流水線式結構模數轉換器每級的余量輸出曲線。每級的傳輸曲線有兩個量化閾值電壓，為正負參考電壓的1/4，每級輸出2bit數字碼，而實際的權重只有1.5bit，因此每級都輸出0. 5bit的冗余位來進行最后的數字校正。參照圖3，給出了本發(fā)明實施例所述一種模數轉換器結構圖；所述模數轉換器，采用N級流水線式結構，每級依次相連，其中第1級和第2級采用兩步快閃式結構，第3級到第N級采用流水線式結構，N為大于2的正整數，每級輸出通過數字校正電路輸出，作為所述模數轉換器的輸出；
本發(fā)明提供一種模數轉換器，采用N級流水線式結構，每級依次相連，與傳統N級流水線式結構模數轉換器相比，將原本的第1級和第2級改為采用兩步快閃式結構。第3 級到第N級仍然采用流水線式結構，其中N為大于2的正整數，每級輸出通過數字校正電路輸出，作為所述模數轉換器的輸出。本發(fā)明所述的模數轉換器也可以在第1級到第N-2級采用流水線式結構，在第N-I 級和第N級采用兩步快閃式結構。但是由于流水線式結構中使用的是亞閾運算放大器，所述亞閾運算放大器工作在亞閾區(qū)，會帶來比較大的噪聲，而且容易受到溫度、電壓等變化的擾動，因此每一級的流水線式結構的精度有限。而兩步快閃式結構中采用的放大器是正常工作在飽和區(qū)的，因此可以達到很高的精度。而在流水線式結構模數轉換器中對于前幾級的精度要求較高，所以優(yōu)選的方法是在第1級和第2級采用兩步快閃式結構。參照圖4，給出了本發(fā)明實施例所述一種模數轉換器中兩步快閃式結構的結構圖。所述兩步快閃式結構，包含一個采樣保持電路、兩個快閃式子ADC、一個DAC、一個放大器、兩個運算電路和一個鎖存器，采樣保持電路輸出連接粗量化快閃式子ADC，粗量化快閃式子ADC的輸出連接DAC和鎖存器，DAC的輸出和采樣保持電路的輸出連接減法器，減法器輸出通過放大器連接細量化快閃式子ADC，細量化快閃式子ADC的輸出和鎖存器的輸出連接加法器，加法器輸出作為本級輸出；進一步，所述兩步快閃式結構，對輸入信號用采樣保持電路進行采樣，然后用粗量化快閃式子ADC進行量化，得到高位碼并通過鎖存器鎖存，DAC根據高位碼輸出相應的模擬信號，并與采樣后的輸入信號通過減法器相減，再通過放大器放大，并利用細量化快閃式子 ADC對放大后的信號進行量化，得到低位碼，最后將得到的高位碼和低位碼通過加法器組合起來輸出，作為本級輸出。在所述模數轉換器中，第1級和第2級采用兩步快閃式結構。所述兩步快閃式結構，包含一個采樣保持電路、兩個快閃式子ADC、一個DAC、一個放大器、兩個運算電路和一個鎖存器。電路連接如下輸入信號輸入到采樣保持電路，采樣保持電路的輸出連接粗量化快閃式子ADC，粗量化快閃式子ADC的輸出連接DAC和鎖存器，DAC的輸出和采樣保持電路的輸出連接減法器，減法器輸出連接放大器，放大器的輸出連接細量化快閃式子ADC，細量化快閃式子ADC 的輸出和鎖存器的輸出連接加法器，加法器輸出作為本級輸出。下面進一步闡述具體過程輸入信號通過采樣保持電路進行采樣，然后用粗量化快閃式子ADC將采樣后的輸入信號進行量化，得到高位碼并通過鎖存器鎖存；然后DAC根據所述高位碼將之轉化為相應的模擬信號，將所述模擬信號與采樣后的輸入信號通過減法器相減，再通過放大器放大， 然后利用細量化快閃式子ADC對放大后的信號進行量化，得到低位碼，最后將得到的高位碼和低位碼通過加法器相加，輸出將相加后的結果作為本級輸出。所述流水線式結構第3級到第N級，包括一個采樣保持電路和一個子ADC，采樣保持電路輸出連接子ADC，子ADC的輸出作為本級輸出，第3級到第N-I級，還包括一個子DAC、 一個減法器和一個亞閾運算放大器，將子ADC的輸出連接子DAC，子DAC的輸出和采樣保持電路的輸出連接減法器，減法器的輸出通過亞閾運算放大器輸出作為下一級的輸入；進一步，所述流水線式結構中，每一級對輸入信號用采樣保持電路進行采樣，然后用子ADC進行量化，得到數字碼作為本級輸出；第3級到第N-I級，將得到的數字碼通過子 DAC輸出相應的模擬信號，并與采樣后的輸入信號相減，再通過亞閾運算放大器放大后輸出，作為下一級的輸入。在所述模數轉換器中，第3級到第N級仍然采用流水線式結構，每一級的結構與傳統N級流水線式結構模數轉換器中每一級結構相同，在此不再贅述。與傳統N級流水線式結構模數轉換器相比，所述第3級到第N級的流水線式結構的不同之處在于，第3級到第N-I級中的放大器采用亞閾運算放大器。參照圖5，給出了本發(fā)明實施例所述MOS晶體管的亞閾值電流曲線。當MOS晶體管的柵_源電壓Ves小于閾值電壓Vt，而又足夠大以至于在硅表面產生一個耗盡區(qū)時，稱MOS晶體管工作在弱反型區(qū)，或稱MOS晶體管工作在亞閾區(qū)。此時多數載流子被聚集在襯底底部，往襯底方向的深度越深多子的濃度就越大，而在柵極下的硅表面耗盡層的多子的濃度低且被固定住，無法輕易漂移。相反，少子離襯底底部的距離越遠、 濃度就越高。由于柵極下的硅表面耗盡層的多子被固定住，因此就剩下了能發(fā)生擴散運動的少子，所以當晶體管的漏_源兩端加上電壓偏置時，少子就會發(fā)生擴散運動，產生漏極電流。亞閾電流雖然較小，但是它卻能很好地夠受到柵極電壓的控制，因此MOS晶體管的亞閾區(qū)特性在低電壓和低功耗設計中值得開發(fā)和利用。但是傳統的流水線式結構模數轉換器如果采用基于亞閾電路的設計會產生較大的延遲，并且會影響模數轉換器精度的提高，因此本發(fā)明中，對傳統的流水線式結構模數轉換器進行改進，將第1級和第2級采用兩步快閃式結構，第3級到第N級的流水線式結構中應用亞閾運算放大器，以保持模數轉換器的高速特性。參照圖6，給出了本發(fā)明實施例所述亞閾運算放大器的電路圖。所述亞閾運算放大器，包括11個MOS管分別為Ml到Mll，其中Ml到M7為PMOS 管，M8到Mll為NMOS管，所述PMOS管的襯底與源極相連，所述NMOS管的襯底接地；PMOS管M3、M4和M5的源極與正電源電壓相連，匪OS管MlO和Mll的源極接地； PMOS管Ml和M2的源極相連后與PMOS管M3的漏極連接，PMOS管Ml和M2的漏極分別與 NMOS管MlO和Mll的漏極相連；PMOS管M4和M5的漏極分別連接PMOS管M6和M7的源極， PMOS管M6和M7的漏極分別連接NMOS管M8和M9的源極，NMOS管M8和M9的漏極分別連接NMOS管MlO和Mll的源極；PMOS管M3、M4和M5的柵極相連接偏置電壓Vbi，PMOS管M6 和M7的柵極相連接偏置電壓Vb2，NMOS管M8和M9的柵極相連接偏置電壓Vb3，NMOS管MlO 和Mll的柵極相連接共模反饋電壓Vqifb ；差分電壓Vinn和Vinp從PMOS管差分輸入對Ml和 M2的柵極輸入后，經過NMOS管共柵對M8和M9后輸出差分電壓V。utn和V。utp ；其中，PMOS管M3、NM0S管MlO和NMOS管Mll為電流鏡偏置，為整個亞閾運算放大器提供偏置電流；PMOS管M4、M5、M6和M7組成共源共柵結構的有源負載，用以提高運放的增益；偏置電壓VB1、VB2和Vb3由亞閾基準電壓源組成的偏置電路提供；共模反饋電SVcmfb由共模反饋電路提供，用來控制NMOS管MlO和Mll的柵極電壓，調節(jié)亞閾運算放大器輸出V。utn 和V。_的共模電平。所述亞閾運算放大器采用PMOS管Ml和M2作為輸入差分對，用以實現高增益與低噪聲；折疊點處的共柵結構采用NMOS管M8和M9，相比于PMOS管具有更小的尺寸，對應的極點位置也更高，相位裕度也就 更好。差分輸入Vinn和Vinp從PMOS差分輸入對Ml和M2輸入后，經過共柵對M8和M9后輸出。其中，PMOS管M3、NM0S管MlO和NMOS管Mll為電流鏡偏置，為整個亞閾運算放大器提供偏置電流；PMOS管M4、M5、M6和M7組成共源共柵結構的有源負載，用以提高運放的增益；VB1、Vb2和Vb3為偏置電壓輸入端，由亞閾基準電壓源組成的偏置電路提供；而Vcmfb由共模反饋電路提供，用來控制M10、M11的柵極電壓，以調節(jié)亞閾運算放大器輸出V。utn和V。utp的共模電平。所述亞閾運算放大電路將MOS晶體管偏置在亞閾區(qū)，以降低電路的支路電流和電源電壓，并對ADC的其它電路模塊進行低電壓設計，從而實現超低功耗的設計目標。由于亞閾運算放大器的輸出共模電平不能由輸入的共模電平通過反饋來固定，因此需要設計單獨的共模反饋電路，其中CMFB(Common mode feedback)為共模反饋。參照圖7，給出了本發(fā)明實施例所述共模反饋電路的電路圖。所述共模反饋電路，包括6個NMOS管分別為M12到M17和4個電容分別為Cl到 C4，所述NMOS管的襯底接地；匪OS管M12、M13和M14的柵極接時鐘信號CLKl，匪OS管M15、M16和M17的柵極都接時鐘信號CLK2 ；匪OS管M12、M13和M14的源極分別與匪OS管M15、M16和M17的漏極相連，并且電容Cl的兩端分別連接NMOS管M12和M13的漏極，電容C2的兩端分別連接在匪OS管M13和M14的漏極，電容C3的兩端分別連接在匪OS管M15和M16的漏極，電容C4 的兩端分別連接在NMOS管M16和M17的漏極；NMOS管M15和M17的源極連接電壓VeM，NM0S 管M12、M13和M14的漏極分別連接電壓V。utn、Vcmfb和V。utp，M16的源極連接電壓Vb4 ；其中V。utn和V。utp為亞閾運算放大器的差分輸出，Vcmfb為電路的反饋控制電壓輸出， Vcm為參考共模電平，Vb4為偏置電壓輸入，由偏置電路提供，CLKl和CLK2分別為模數轉換器中，控制采樣保持電路的采樣和保持的非交疊時鐘，由非交疊時鐘產生電路產生。所述共模反饋電路為亞閾運算放大器提供共模反饋電壓，可以與模數轉換器共用相同的非交疊時鐘CLKl和CLK2，此電路具有良好的線性度和平衡性，且不消耗靜態(tài)功耗。 V。utn和V。utp為亞閾運算放大器的差分輸出，Vcmfb為電路的反饋控制電壓輸出，Vcm為參考共模電平，Vb4為偏置電壓輸入，由偏置電路提供，CLKl和CLK2分別為控制ADC中采樣和保持的非交疊時鐘，由非交疊時鐘產生電路產生。當CLKl為低電平、CLK2為高電平時，NMOS管 M12、M13和M14截止、NMOS管M15、M16和M17導通，電容Cl和C2兩端的電壓恒定不變，而電容C3和C4兩端電壓調整為(Vqi-Vb4)，即電容C3和C4兩端電壓為VeM的電壓值減去Vb4 的電壓值；當CLKl為高電平、CLK2為低電平時，NMOS管M12、M13和M14導通，NMOS管M15、 M16和M17截止，電容C1、C2、C3和C4上的電荷將重新分配，根據電荷守恒，可以計算出Vcmfb 的電壓為Vcm = (—:......；—二...... — V⑶} + Vm
在理想情況下，當經過無數個時鐘周期后，輸出端的共模電平將穩(wěn)定在V。M，即使得Vqifb也穩(wěn)定在Vb4。由于亞閾運算放大器和共模反饋電路需要的基準電壓為極低電壓，而一般的帶隙基準電壓源又很難在室溫下產生低于0. 6V的基準電壓，因此本發(fā)明設計一個采用無BJT管結構的采用電阻溫度補償的亞閾基準電壓源，為亞閾運算放大器和共模反饋電路提供偏置電壓。參照圖8，給出了本發(fā)明實施例所述亞閾基準電壓源的電路圖。所述亞閾基準電壓源，包括峰值電流鏡電路、負溫度系數電流產生電路和基準電壓輸出電路，下面進行具體闡述峰值電流鏡電路，用于消除背柵效應，使晶體管的閾值電壓保持相等，包括PM0S 管M18、PM0S管M19、NM0S管M20、NM0S管M21和電阻R1，其中PMOS管M18的源極連接正電源，柵極連接節(jié)點B，漏極連接節(jié)點A，PMOS管M19的源極連接正電源，柵極和漏極都連接節(jié)點B，電阻Rl —端連接節(jié)點A，另一端連接節(jié)點C，NMOS管M20的源極接地，柵極連接節(jié)點A， 漏極連接節(jié)點C，NMOS管M21源極接地，柵極連接節(jié)點C，漏極連接節(jié)點B ；所述峰值電流鏡電路由PMOS管M18、PMOS管M19、匪OS管M20、匪OS管M21禾口電阻Rl組成。PMOS管M18和M19組成電流鏡，而NMOS管M20、NMOS管M21和電阻Rl組成 MOS峰值電流鏡，這種組合方式可以使得NMOS管M20和M21的襯底和源極短接，消除背柵效應，使得兩晶體管的閾值電壓保持相等。將上下兩部分合起來就為獨立于電源電壓的恒流源電路。假設PMOS管M18和M19完全相同，則PMOS管M18、M19兩支路的電流相等，令所述電流為Ia，經過推到可知Ia為絕對溫度補償電流，即CTAT(C0mpenSati0nal To Absolute Temperature)電流。負溫度系數電流產生電路，用于產生負溫度系數的電流，包括PM0S管M22、NMOS 管M23、PMOS管M24、匪OS管M25、PMOS管M26和電阻R2，其中PMOS管M22源極連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點D，NM0S管M23的源極接地，柵極連接節(jié)點E，漏極連接節(jié)點D，PMOS管M24的源極連接正電源，柵極和漏極連接節(jié)點F，NMOS 管M25的源極連接節(jié)點E，柵極連接節(jié)點D，漏極連接節(jié)點F，PMOS管M26的連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點E，電阻R2 —端連接節(jié)點E，另一端接地；所述負溫度系數電流產生電路由PMOS管M22、匪OS管M23、PMOS管M24、匪OS管 M25、PMOS管M26和電阻R2組成。PMOS管M22的漏極電流Id22以及電流Ic均為電流Ia的鏡像。由圖可知NMOS管M23的柵-源電壓Ves23在電阻R2產生的電流為
I -. -、ti_ 丨’一 _ /,' — /.； \.由于Ves隨溫度增大而減小，而電阻R2又是隨溫度增大而增大，因此流過電阻R2 的電流為CTAT電流。并且電流Ic的溫度系數要比IR2小，所以電流Ib仍為CTAT電流?；鶞孰妷狠敵鲭娐罚糜谔峁┱郎囟认禂档碾娮柚?，以產生穩(wěn)定的電壓輸出，包括PM0S管Μ27、PMOS管M28和電阻R3，PMOS管M27的源極連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點Vref，PM0S管M28的源極連接正電源，柵極連接所述負溫度系數電流產生電路的節(jié)點F，漏極連接節(jié)點Vref，電阻R3 —端連接節(jié)點VMf，另一端接地。所述基準電壓輸出電路由PMOS管M27、PM0S管M28和電阻R3組成，其作用主要是提供正溫度系數的電阻值，以產生穩(wěn)定的電壓輸出。PMOS管M27的漏極電流Id27和PMOS管 M28的漏極電流Id28分別為電流Ia和電流Ib的鏡像，均為CTAT電流。因此，總的基準電壓輸出為
權利要求
1.一種模數轉換器，其特征在于，包括采用N級流水線式結構，每級依次相連，其中第1級和第2級采用兩步快閃式結構，第 3級到第N級采用流水線式結構，N為大于2的正整數，每級輸出通過數字校正電路輸出，作為所述模數轉換器的輸出；所述兩步快閃式結構，包括一個采樣保持電路、兩個快閃式子ADC、一個DAC、一個放大器、兩個運算電路和一個鎖存器，采樣保持電路輸出連接粗量化快閃式子ADC，粗量化快閃式子ADC的輸出連接DAC和鎖存器，DAC的輸出和采樣保持電路的輸出連接減法器，減法器輸出通過放大器連接細量化快閃式子ADC，細量化快閃式子ADC的輸出和鎖存器的輸出連接加法器，加法器輸出作為本級輸出；所述流水線式結構第3級到第N級，包括一個采樣保持電路和一個子ADC，采樣保持電路輸出連接子ADC，子ADC的輸出作為本級輸出，第3級到第N-I級，還包括一個子DAC、一個減法器和一個亞閾運算放大器，將子ADC的輸出連接子DAC，子DAC的輸出和采樣保持電路的輸出連接減法器，減法器的輸出通過亞閾運算放大器輸出作為下一級的輸入。
2.根據權利要求1所述的模數轉換器，其特征在于，所述的兩步快閃結構輸出3bit數字碼，兩級總共輸出6bit數字碼；所述的流水線式結構，每一級均輸出2bit數字碼，所述2bit數字碼包括1. 5bit有效位和0. 5bit冗余校正位。
3.根據權利要求1所述的模數轉換器，其特征在于，所述數字校正電路，用于對所述兩步快閃式結構的輸出乘以對應權重作為本級輸出， 對所述流水線式結構中每一級的輸出進行校正后乘以對應權重作為所述對應級的輸出，將所述模數轉換器的每一級輸出通過加法器相加作為模數轉換器的輸出。
4.根據權利要求1所述的模數轉換器，其特征在于，所述兩步快閃式結構，對輸入信號用采樣保持電路進行采樣，然后用粗量化快閃式子 ADC進行量化，得到高位碼并通過鎖存器鎖存，DAC根據高位碼輸出相應的模擬信號，并與采樣后的輸入信號通過減法器相減，再通過放大器放大，并利用細量化快閃式子ADC對放大后的信號進行量化，得到低位碼，最后將得到的高位碼和低位碼通過加法器組合起來輸出，作為本級輸出。
5.根據權利要求1所述的模數轉換器，其特征在于，所述流水線式結構中，每一級對輸入信號用采樣保持電路進行采樣，然后用子ADC進行量化，得到數字碼作為本級輸出；第3級到第N-I級，將得到的數字碼通過子DAC輸出相應的模擬信號，并與采樣后的輸入信號通過減法器相減，再通過亞閾運算放大器放大后輸出，作為下一級的輸入。
6.根據權利要求1所述的模數轉換器，其特征在于，所述亞閾運算放大器，包括11個MOS管分別為Ml到Ml 1，其中Ml到M7為PMOS管，M8到Ml 1為匪OS管，所述PMOS 管的襯底與源極相連，所述NMOS管的襯底接地；PMOS管M3、M4和M5的源極與正電源電壓相連，NMOS管MlO和Mll的源極接地；PMOS 管Ml和M2的源極相連后與PMOS管M3的漏極連接，PMOS管Ml和M2的漏極分別與NMOS管 MlO和Mll的漏極相連；PMOS管M4和M5的漏極分別連接PMOS管M6和M7的源極，PMOS管 M6和M7的漏極分別連接NMOS管M8和M9的源極，NMOS管M8和M9的漏極分別連接NMOS管MlO和Mll的源極；PMOS管M3、M4和M5的柵極相連接偏置電壓Vbi，PMOS管M6和M7的柵極相連接偏置電壓Vb2，NMOS管M8和M9的柵極相連接偏置電壓Vb3，NMOS管MlO和Ml 1的柵極相連接共模反饋電壓Vqifb ；差分電壓Vinn和Vinp從PMOS管差分輸入對Ml和M2的柵極輸入后，經過NMOS管共柵對M8和M9后輸出差分電壓V。utn和V。utp ；其中，PMOS管M3、NM0S管MlO和NMOS管Mll為電流鏡偏置，為整個亞閾運算放大器提供偏置電流；PMOS管M4、M5、M6和M7組成共源共柵結構的有源負載，用以提高運放的增益； 偏置電壓VB1、Vb2和Vb3由亞閾基準電壓源組成的偏置電路提供；共模反饋電壓Vcmfb由共模反饋電路提供，用來控制NMOS管MlO和Mll的柵極電壓，調節(jié)亞閾運算放大器輸出V。utn和 Voutp的共模電平。
7.根據權利要求6所述的模數轉換器，其特征在于，所述共模反饋電路，包括6個NMOS管分別為M12到M17和4個電容分別為Cl到C4，所述NMOS管的襯底接地； 匪OS管M12、M13和M14的柵極接時鐘信號CLKl，匪OS管M15、M16和M17的柵極都接時鐘信號CLK2 ；NMOS管M12、M13和M14的源極分別與NMOS管M15、M16和M17的漏極相連， 并且電容Cl的兩端分別連接NMOS管M12和M13的漏極，電容C2的兩端分別連接在NMOS 管M13和M14的漏極，電容C3的兩端分別連接在NMOS管M15和M16的漏極，電容C4的兩端分別連接在匪OS管M16和M17的漏極；匪OS管M15和M17的源極連接電壓VeM，匪OS管 M12、M13和M14的漏極分別連接電壓V。utn、Vcmfb和V。utp，M16的源極連接電壓Vb4 ；其中Voutn和Voutp為亞閾運算放大器的差分輸出，Vcmfb為電路的反饋控制電壓輸出， Vcm為參考共模電平，Vb4為偏置電壓輸入，由偏置電路提供，CLKl和CLK2分別為模數轉換器中，控制采樣保持電路的采樣和保持的非交疊時鐘，由非交疊時鐘產生電路產生。
8.根據權利要求6所述的模數轉換器，其特征在于，所述亞閾基準電壓源，包括 峰值電流鏡電路，用于消除背柵效應，使晶體管的閾值電壓保持相等，包括PM0S管M18、PM0S管M19、NM0S管M20、NM0S管M21和電阻R1，其中PMOS管M18的源極連接正電源， 柵極連接節(jié)點B，漏極連接節(jié)點A，PMOS管M19的源極連接正電源，柵極和漏極都連接節(jié)點 B，電阻Rl —端連接節(jié)點A，另一端連接節(jié)點(，匪05管1120的源極接地，柵極連接節(jié)點A，漏極連接節(jié)點C，NMOS管M21源極接地，柵極連接節(jié)點C，漏極連接節(jié)點B ；負溫度系數電流產生電路，用于產生負溫度系數的電流，包括=PMOS管M22、NMOS管 M23、PMOS管M24、NMOS管M25、PMOS管M26和電阻R2，其中PMOS管M22源極連接正電源， 柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點D，NMOS管M23的源極接地，柵極連接節(jié)點E，漏極連接節(jié)點D，PM0S管M24的源極連接正電源，柵極和漏極連接節(jié)點F，NMOS管 M25的源極連接節(jié)點E，柵極連接節(jié)點D，漏極連接節(jié)點F，PMOS管M26的連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點E，電阻R2 —端連接節(jié)點E，另一端接地； 基準電壓輸出電路，用于提供正溫度系數的電阻值，以產生穩(wěn)定的電壓輸出，包括 PMOS管M27、PMOS管M28和電阻R3，PMOS管M27的源極連接正電源，柵極連接所述峰值電流鏡電路的節(jié)點B，漏極連接節(jié)點Vref，PM0S管M28的源極連接正電源，柵極連接所述負溫度系數電流產生電路的節(jié)點F，漏極連接節(jié)點V&，電阻R3 —端連接節(jié)點VMf，另一端接地。
全文摘要
本發(fā)明提供了一種模數轉換器，以解決傳統流水線式結構模數轉換器速度與功耗的問題。所述的模數轉換器包括采用N級流水線式結構，每級依次相連，其中第1級和第2級采用兩步快閃式結構，第3級到第N級采用流水線式結構，N為大于2的正整數，每級輸出通過數字校正電路輸出，作為所述模數轉換器的輸出。本發(fā)明在流水線式結構中采用亞閾運算放大器，可以降低電路的支路電流和電源電壓，從而降低電路的功耗，實現超低功率消耗的設計目標，同時采用兩步快閃式結構，從而在實現超低功耗條件下，又保持了流水線式模數轉換器的高速特性。
文檔編號H03M1/12GK102332919SQ201110205759
公開日2012年1月25日 申請日期2011年7月21日 優(yōu)先權日2011年7月21日
發(fā)明者李治濤, 蔡曉偉, 駱麗 申請人:北京交通大學