專利名稱：具有可變分辨率的單級循環(huán)模數(shù)轉(zhuǎn)換器中的電流降低的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容一般地涉及模數(shù)(A/D)轉(zhuǎn)換器，并且更具體地涉及具有電流降低的冗余符號數(shù)(RSD) A/D轉(zhuǎn)換器。
背景技術(shù)：
集成電路技術(shù)的進步已經(jīng)使針對多種應(yīng)用(例如無線通信和數(shù)碼相機)的復(fù)雜的 “片上系統(tǒng)” IC得到了發(fā)展。此類應(yīng)用體現(xiàn)在其中低功率和小電路面積是重要的設(shè)計因素的便攜式電子器件中。需要低功率和低電壓電路降低電池功率要求，這能夠讓使用更少或更小電池的設(shè)計成為可能，這反過來又減小了器件的尺寸、重量和工作溫度。但是，此類器件接收典型地要轉(zhuǎn)換成數(shù)字信號的模擬輸入信號。實現(xiàn)了相對較低功率的操作并且在相對小的面積內(nèi)具有足夠高的分辨率的各種常規(guī)的循環(huán)(算法)A/D轉(zhuǎn)換器已經(jīng)被實現(xiàn)。在實現(xiàn)所需分辨率的同時仍不斷期望甚至更低的功率。因而任何進一步的功率降低都是所希望的。因此在實現(xiàn)所需分辨率的同時需要進一步的功率降低。


下面關(guān)于一些示例實施例的詳細描述在結(jié)合附圖來閱讀時將會更好理解。但是， 應(yīng)當(dāng)理解，示例實施例并不限于所示出的精確布置和手段。在附圖中，始終使用相似的數(shù)字來指示相似的元件。而且，結(jié)合附圖及前面的技術(shù)領(lǐng)域和背景技術(shù)，隨后的詳細描述及所附的權(quán)利要求將使其他所希望的特征和特性變得明顯。為了圖示的簡單和清晰起見，附圖示出了構(gòu)造的一般方式，并且可以省略關(guān)于眾所周知的特征和技術(shù)的描述和細節(jié)以避免不必要地使所示實施例的方面難以理解。另外， 在附圖中的元件并一定按比例畫出。例如，一些元件或區(qū)域的尺寸在一些附圖中可以相對相同的或其他附圖的其他元件或區(qū)域放大以幫助提高對示例實施例的理解。在附圖中圖1是根據(jù)示例實施例的單級RSD A/D轉(zhuǎn)換器的示意性框圖；圖2是圖1的單一多位(mult-bit) /單位(single-bit) RSD級的一種示例實施例的示意性框圖；圖3是示出可以用來實現(xiàn)圖2的多位/單位RSD級的示例子ADC的示意性電路圖；圖4是示出可以用來實現(xiàn)圖2的多位/單位RSD級的示例MDAC的示意性電路圖；圖5是示出可以用來以圖3的子ADC和圖4的MDAC執(zhí)行示例10位A/D轉(zhuǎn)換過程的控制信號的示例時序圖；圖6是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉(zhuǎn)換過程的第一時鐘相位期間的配置的簡化電路圖；圖7是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉(zhuǎn)換過程的第二時鐘相位期間的配置的簡化電路圖8是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉(zhuǎn)換過程的第三時鐘相位期間的配置的簡化電路圖；圖9是示出圖3的子ADC和圖4的MDAC在示例10位A/D轉(zhuǎn)換過程的第四時鐘相位期間的配置的簡化電路圖；圖10是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖11是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖12是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖13是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；圖14是示出圖3的子ADC和圖4的MDAC在示例相位期間的配置的簡化電路圖；以及圖15是示出包含于根據(jù)一種示例實施例的A/D轉(zhuǎn)換方法中的示例過程的流程圖。
具體實施例方式下面結(jié)合附圖給出的詳細描述意指作為一些示例實施例的描述，而不是要完整描述所有可能的實施例。也就是說，在前面的技術(shù)領(lǐng)域、背景技術(shù)或下面的示例實施例的詳細描述中給出的任意明示的或暗示的理論并沒有限定任何意圖。應(yīng)當(dāng)理解，相同的或等同的功能可以由不同的實施例來實現(xiàn)。在描述和權(quán)利要求中的詞語“第一”、“第二”、“第三”、“第四”等(若存在)可以用于區(qū)分相似的元件而并不一定描述特定的順序或時間次序。應(yīng)當(dāng)理解，這樣使用的詞語在適當(dāng)?shù)那闆r下是可交換的使得在此所描述的實施例例如能夠按照與在此所示出的或另外描述的那些順序不同的順序來使用。而且，詞語“包括”、“包含”、“具有”及其任何變型，意指包含非排它的包括，使得包括、包含或具有一系列元件的過程、方法、物品或裝置并不一定限定于那些元件，而是可以包括沒有明確列出的或者該過程、方法、物品或裝置所固有的其他元件。圖1是單級RSD A/D轉(zhuǎn)換器的示意性框圖。A/D轉(zhuǎn)換器200包括單一(single)多位/單位RSD級210和數(shù)字部220。數(shù)字部220具有對準(zhǔn)與同步塊230及校正塊M0。模擬輸入信號(例如，電壓)205經(jīng)由第一開關(guān)212t提供給單一多位/單位RSD級210的輸入。RSD級210將數(shù)字輸出信號提供給數(shù)字部220。RSD級210還生成經(jīng)由第一開關(guān)212反饋到RSD級的輸入的殘余電壓信號(VR)。第一開關(guān)212在其間接收模擬輸入信號205的第一周期是閉合的，并且然后在完成將模擬信號轉(zhuǎn)換成數(shù)字信號所需要的剩余數(shù)量的周期內(nèi)是斷開的。優(yōu)選地，RSD級210的反饋回路從RSD級的輸出直接連接到第一開關(guān)212，沒有任何諸如比較器那樣的中間電路。完成從模擬輸入信號到數(shù)字輸出信號的A/D轉(zhuǎn)換所需的周期數(shù)取決于數(shù)字輸出信號中的位數(shù)。由RSD級210輸出的數(shù)字位被提供給數(shù)字部220，在那里它們被對準(zhǔn)、被同步并被結(jié)合以提供標(biāo)準(zhǔn)格式的二進制輸出碼。圖1的架構(gòu)能夠?qū)崿F(xiàn)總電容、面積及功率的顯著減小。這是因為，根據(jù)示例實施
10位A/D轉(zhuǎn)換過程的第五時鐘 10位A/D轉(zhuǎn)換過程的第六時鐘 10位A/D轉(zhuǎn)換過程的第七時鐘 10位A/D轉(zhuǎn)換過程的第八時鐘 10位A/D轉(zhuǎn)換過程的第九時鐘例，單一多位/單位RSD級210開始時被配置以在A/D轉(zhuǎn)換的第一時鐘相位(clock phase) 期間具有至少2. 5位的分辨率，然后被重新配置以在A/D轉(zhuǎn)換的后續(xù)時鐘相位期間具有1. 5 位的分辨率。圖2是圖1的單一多位/單位RSD級的示例實施例300的示意性框圖。RSD級 300包括模擬輸入信號(VIN)施加于其上的輸入端205以及用來有選擇地將模擬輸入信號 (VIN)施加于節(jié)點307的第一開關(guān)305。RSD級300還包括用來有選擇地將殘余電壓反饋信號(VR)施加于節(jié)點307的反饋開關(guān)315。RSD級300還包括分別記為302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比較器。因為RSD級300具有6個比較器，所以它能夠?qū)崿F(xiàn)2. 5位的最大分辨率。雖然圖3所示的六比較器配置是優(yōu)選的，但是可替代的實施例可以具有多于6個的比較器。換言之，可替代的實施例可以實現(xiàn)大于2. 5位的分辨率。比較器302、304、306、308、 310和312各自具有與節(jié)點307連接的正輸入端。取決于第一開關(guān)305和反饋開關(guān)315的狀態(tài)，比較器302、304、306、308、310和312的正輸入端接收模擬輸入信號或殘余電壓反饋信號。也就是說，模擬輸入信號和殘余電壓反饋信號中選出的一個通過使用開關(guān)305和315 輸入第一到第六比較器302、304、306、308、310和312的正輸入端。優(yōu)選地，殘余電壓反饋信號VR經(jīng)由如圖2所示的直接反饋信號通路(即，沒有中間電路，例如采樣保持電路)提供給比較器 302、304、306、308、310 和 312。比較器302、304、306、308、310、312各自還具有分別接收第一、第二、第三、第四、 第五和第六預(yù)定電壓信號(例如，VREFU VREF2、VREF3、VREF4、VREF5和VREF6)的負輸入端。第一、第二、第三、第四、第五和第六比較器302、304、306、308、310和312各自將所施加的信號與它們各自的輸入端進行比較以生成比較器輸出信號。根據(jù)一種示例實施例，RSD級300是可配置的，使得在發(fā)生于多個連續(xù)的時鐘相位內(nèi)的模擬輸入信號的A/D轉(zhuǎn)換過程期間，預(yù)定電壓信號(VREF1、VREF2、VREF3、VREF4、VREF5 和VREF6)的值可以有選擇地對于每一個的時鐘相位進行改變。例如，在模數(shù)轉(zhuǎn)換的第一時鐘相位期間，第一、第二、第三、第四、第五和第六預(yù)定電壓信號(VREF1、VREF2、VREF3、 VREF4、VREF5和VREF6)每個都可以各自設(shè)置為獨特的值。在模數(shù)轉(zhuǎn)換的第二及后續(xù)的時鐘相位期間，第一、第二、第三、第四、第五和第六預(yù)定電壓信號(VREF1、VREF2、VREF3、VREF4、 VREF5和VREF6)中的一些或全部可以改變以具有不同于在前一時鐘相位內(nèi)的值。根據(jù)該示例實施例，在第一時鐘相位之后的A/D轉(zhuǎn)換的時鐘相位期間，RSD級300 使用來自不到全部比較器302、304、306、308、310和312的輸出。換言之，對于第一時鐘相位之后的時鐘相位，由單位/多位RSD級300實現(xiàn)的分辨率相對于第一時鐘相位的分辨率被降低。該示例實施例的這些方面將在下面更詳細地描述。第一、第二、第三、第四、第五和第六比較器302、304、306、308、310和312的輸出與邏輯電路320連接。在A/D轉(zhuǎn)換過程的時鐘相位期間，邏輯電路320能夠生成代表模擬輸入信號或殘余電壓反饋信號中選出的一個信號的數(shù)字輸出信號。在一種示例實施例中，邏輯電路320在A/D轉(zhuǎn)換過程的一個時鐘相位期間基于全部比較器302、304、306、308、310、 312的輸出生成作為數(shù)字輸出信號的三個原始數(shù)字位(D0、D1、D2)。在該示例實施例中，邏輯電路320在A/D轉(zhuǎn)換過程的另一個時鐘相位期間基于來自不到全部的比較器302、304、 306、308、310、312的輸出生成作為數(shù)字輸出信號的兩個原始數(shù)字位(DO、Dl)。在一種優(yōu)選的實施例中，三個數(shù)字位(D0、D1、D》在A/D轉(zhuǎn)換過程的第一時鐘相位期間生成。在A/D轉(zhuǎn)換的任意時鐘相位期間生成的數(shù)字位在數(shù)字部220中進行對準(zhǔn)和同步，并且然后與來自A/ D轉(zhuǎn)換的其他時鐘相位的數(shù)字位或多個數(shù)字位結(jié)合以形成格式化的二進制輸出碼。在A/D轉(zhuǎn)換的時鐘相位期間，邏輯電路320還能夠基于比較器302、304、306、308、 310和312的輸出信號中的至少兩個輸出信號生成高開關(guān)控制信號333、中開關(guān)控制信號 353和低開關(guān)控制信號343。單位/多位RSD級300另外還包括可編程增益/求和元件325。可編程增益/求和元件325接收高開關(guān)控制信號333、中開關(guān)控制信號353、低開關(guān)控制信號343、來自節(jié)點 307的模擬輸入信號和殘余電壓反饋信號中選出的一個信號、第一參考電壓VREFP、第二參考電壓VREFM和接地電壓作為輸入?？删幊淘鲆?求和元件325生成殘余電壓反饋信號VR。 雖然一般而言，與可編程增益/求和元件325關(guān)聯(lián)的實際轉(zhuǎn)換函數(shù)將取決于特定的設(shè)計，但是殘余電壓反饋信號VR可以認為是兩個乘積之和。取決于A/D轉(zhuǎn)換的特定時鐘相位，第一乘積是模擬輸入信號或之前生成的殘余電壓反饋信號的值乘上第一增益因子的乘積。第二乘積是所選出的一個參考電壓(VREFP、VREFM或0)乘上第二增益因子的乘積。提供反饋開關(guān)315以選擇殘余電壓反饋信號作為到可編程增益/求和元件325以及比較器302、304、306、308、310和312的輸入。反饋開關(guān)315布置于可編程增益/求和元件325的輸出與節(jié)點307之間。當(dāng)反饋開關(guān)315為閉合時，第一開關(guān)305是斷開的從而將殘余電壓反饋信號輸入可編程增益/求和元件325以及比較器302、304、306、308、310和312。 當(dāng)?shù)谝婚_關(guān)305為閉合時，反饋開關(guān)315是斷開的從而將模擬輸入信號輸入可編程增益/ 求和元件325以及比較器302、304、306、308、310和312。如以上所討論的，第一開關(guān)305在模擬輸入信號轉(zhuǎn)換期間的第一時鐘周期內(nèi)是閉合的，并且第一開關(guān)305在轉(zhuǎn)換模擬輸入信號的后續(xù)周期內(nèi)是斷開的。圖3和4是更詳細地示出根據(jù)一種示例實施例的圖3的多位/單位RSD級300的示意性電路圖。圖3示出了根據(jù)一種示例實施例的子ADC 400，而圖4更詳細地示出了還可以稱為乘法數(shù)模轉(zhuǎn)換器(MDAC) 325的增益/求和元件325。圖2所示的多位/單位RSD級 300可以用圖3的子ADC 400和圖4的MDAC 325來實現(xiàn)。參考圖3，子ADC 400包括接收模擬輸入信號(VIN)的輸入端205。第一開關(guān)305 布置于輸入端205和第一節(jié)點405之間。第一開關(guān)305可操作以在第一開關(guān)為閉合時有選擇地將模擬輸入信號施加于第一節(jié)點405。反饋開關(guān)315布置于第一節(jié)點405和第二節(jié)點 410之間。反饋開關(guān)315可操作以在反饋開關(guān)為閉合時有選擇地將殘余電壓反饋信號(VR) 施加于第一節(jié)點405。如以上所討論的，當(dāng)?shù)谝婚_關(guān)305為閉合時，反饋開關(guān)315是斷開的； 并且當(dāng)?shù)谝婚_關(guān)305為斷開時，反饋開關(guān)315時閉合的。第一開關(guān)305在A/D轉(zhuǎn)換過程的第一時鐘相位期間是閉合的，并且反饋開關(guān)315在A/D轉(zhuǎn)換過程的后續(xù)時鐘相位期間是閉合的。子ADC 400還包括分別記為302、304、306、308、310和312的第一、第二、第三、第四、第五和第六比較器。比較器302、304、306、308、310、312的操作與以上關(guān)于圖3所描述的操作是相同的。子ADC 400還包括邏輯電路320。邏輯電路320與第一到第六比較器302、 304、306、308、310、312連接并且接收來自第一到第六比較器的輸出信號。在A/D轉(zhuǎn)換過程的第一時鐘相位期間，邏輯電路320基于第一到第六比較器302、304、306、308、310、312各自的輸出信號生成三個原始數(shù)字位(D0、D1、D2)。根據(jù)該示例實施例，邏輯電路320在A/D轉(zhuǎn)換過程的一個或更多個后續(xù)時鐘相位期間基于不到全部的比較器302、304、306、308、310、312的輸出信號生成兩個原始數(shù)據(jù)位(D0、D1)。邏輯電路還生成用來控制MDAC 325的一些開關(guān)的控制信號(h、l、m)。這將在下面更詳細地解釋?？刂菩盘杊、l、m分別對應(yīng)于圖2的高、低和中開關(guān)控制信號333、343和353。圖2的可編程增益/求和元件325使用圖4的MDAC 325來實現(xiàn)。參考圖4，MDAC 325包括運算放大器(op-amp) 555，運算放大器606，電容器521、523、525、527和581，以及開關(guān) 502、504、506、508、512、514、522、524、532、534、536、542、544、546、552、554、556、562、 564、572、574、582、584、586、588、590、592、594、601、602、603、604 和 605，全部這些元件按圖4所示的方式來排布。為了完整性起見，在這一點上應(yīng)當(dāng)指出，本領(lǐng)域技術(shù)人員可以構(gòu)想出在結(jié)構(gòu)上不同于MDAC 325然而實現(xiàn)同樣功能的，實現(xiàn)圖2的可編程增益/求和元件325 的其他MDAC設(shè)計。圖4所示的開關(guān)可以使用晶體管來實現(xiàn)。圖4所示的電路連接如下所述。在節(jié)點501的模擬輸入信號分別經(jīng)由開關(guān)502、 504,506和508與節(jié)點511、513、515、517有選擇地連接。在節(jié)點503的殘余電壓反饋信號分別通過開關(guān)512、514、522和524與節(jié)點511、513、515、517有選擇地連接。節(jié)點513,515 和517分別通過開關(guān)532、534和536與預(yù)定的高參考電壓源(VREFP)有選擇地連接。節(jié)點 513,515和517分別通過開關(guān)542、544和546與預(yù)定的低參考電壓源(VREFM)有選擇地連接。節(jié)點513、515和517分別通過開關(guān)552、5M和556與預(yù)定的零電壓源有選擇地連接。 節(jié)點511通過開關(guān)562與節(jié)點503有選擇地連接。電容器521耦接于節(jié)點517和533之間。電容器523耦接于節(jié)點515和533之間。電容器525耦接于節(jié)點513和531之間。電容器527耦接于節(jié)點511和531之間。節(jié)點531通過開關(guān)590與預(yù)定的零電壓有選擇地連接。節(jié)點533通過開關(guān)592與預(yù)定的零電壓有選擇地連接。節(jié)點531通過開關(guān)582與連接節(jié)點533有選擇地連接。節(jié)點531通過開關(guān)564、601和603與運算放大器555或運算放大器606的負輸入端有選擇地連接，而節(jié)點533通過開關(guān)574、開關(guān)601、603與運算放大器555 或運算放大器606的負輸入端有選擇地連接。節(jié)點515通過開關(guān)572與節(jié)點503有選擇地連接。運算放大器555或運算放大器606的負輸入端通過開關(guān)586、601和603與節(jié)點583 有選擇地連接。運算放大器555或606的負輸入端通過開關(guān)594、601和603與節(jié)點503有選擇地連接。運算放大器555和606的正輸入端與零電壓相連。電容器581通過開關(guān)588 有選擇地耦接于節(jié)點503和節(jié)點583之間。節(jié)點503通過開關(guān)602和605有選擇地耦接至運算放大器555或606的輸出。運算放大器606的輸出通過開關(guān)604有選擇地耦接至運算放大器606的正輸入端。節(jié)點583通過開關(guān)584有選擇地耦接至預(yù)定的零電壓。根據(jù)一種示例實施例，在A/D轉(zhuǎn)換過程的一個時鐘相位期間，MDAC 325可操作以產(chǎn)生用于模擬輸入信號的第一增益因子——四以及用于所選出的一個參考電壓 (VREFP、VREFM或0)的所選第二增益因子——零、一、二、或三(0、1、2或3)。根據(jù)該示例實施例，在A/D轉(zhuǎn)換的后續(xù)時鐘相位期間，MDAC 325可操作以產(chǎn)生用于殘余電壓反饋信號的第一增益因子——二 O)以及用于所選出的一個參考電壓(VREFP、VREFM或0)的所選第二增益因子一一零或一(0或1)。圖4的開關(guān)305和315，以及包含于圖4的MDAC 325中的開關(guān)，控制著多位/單位 RSD級300的操作。在下面的段落中將變得明顯的是，在MDAC 325中的一些開關(guān)使用源自于公共時鐘信號的控制信號來控制，而其他開關(guān)則由子ADC 400的邏輯電路320所生成的高、低和中開關(guān)控制信號(h、l、m)控制。在此并沒有更詳細地解釋與從時鐘信號中得出一個或多個控制信號關(guān)聯(lián)的細節(jié)，因為它們對于示例實施例的理解并不重要。在呈現(xiàn)于本節(jié)下方的表I的左側(cè)列中列出了在圖4的MDAC 325中所包含的全部開關(guān)。在表I的右側(cè)列中列出了控制信號。對于呈現(xiàn)在左側(cè)列的行中的每個或每組開關(guān)， 在右側(cè)列中的對應(yīng)行包含確定開關(guān)或開關(guān)組的狀態(tài)的控制信號或多個控制信號。用于開關(guān) 590和592的(OR)符號指的是邏輯OR(或)功能。表 I
權(quán)利要求
1.一種適用于將模擬輸入信號轉(zhuǎn)換成數(shù)字輸出信號的轉(zhuǎn)換器，包括 用于接收所述模擬輸入信號的模擬輸入端；與所述模擬輸入端耦接的冗余符號數(shù)RSD級，所述RSD級被配置為 在所述模擬輸入端接收所述模擬輸入信號；在第一時鐘周期的第一半周期期間根據(jù)所述模擬輸入信號于數(shù)字輸出處產(chǎn)生第一數(shù)量的位；在所述第一時鐘周期的第二半周期期間于模擬輸入端提供所述模擬輸入信號的殘余反饋信號；以及在第二時鐘周期的第一半周期期間根據(jù)所述殘余反饋信號于所述數(shù)字輸出處產(chǎn)生第二數(shù)量的位，所述第二數(shù)量的位小于所述第一數(shù)量的位；以及與所述數(shù)字輸出耦接的數(shù)字部，所述數(shù)字部被配置為對所述第一數(shù)量的位和所述第二數(shù)量的位執(zhí)行數(shù)字對準(zhǔn)和校正以生成所述數(shù)字輸出信號。
2.根據(jù)權(quán)利要求1所述的轉(zhuǎn)換器，所述RSD級包括可操作以產(chǎn)生所述殘余反饋信號的乘法數(shù)模轉(zhuǎn)換器MDAC ；以及可操作以基于所述模擬輸入信號產(chǎn)生所述第一數(shù)量的位以及可操作以基于所述殘余反饋信號產(chǎn)生所述第二數(shù)量的位的子模數(shù)轉(zhuǎn)換器。
3.根據(jù)權(quán)利要求2所述的轉(zhuǎn)換器，所述子模數(shù)轉(zhuǎn)換器包括與所述模擬輸入端耦接的并且被配置為將所述殘余反饋信號與多個預(yù)定電壓進行比較的多個比較器；以及與所述多個比較器耦接的并且被配置為至少基于來自第一組比較器的輸出生成所述第一數(shù)量的位的邏輯電路，所述邏輯電路還被配置為至少基于來自第二組比較器的輸出生成所述第二數(shù)量的位，所述第二組比較器是所述第一組比較器的子集。
4.根據(jù)權(quán)利要求3所述的轉(zhuǎn)換器，所述MDAC包括 可操作以產(chǎn)生所述殘余反饋信號的運算放大器； 與第一節(jié)點耦接的第一電容器；與所述第一節(jié)點耦接的第二電容器； 與第二節(jié)點耦接的第三電容器； 與所述第二節(jié)點耦接的第四電容器；耦接于所述運算放大器的輸入與所述第一節(jié)點之間的第一開關(guān)；以及耦接于所述運算放大器的所述輸入與所述第二節(jié)點之間的第二開關(guān)。
5.根據(jù)權(quán)利要求4所述的轉(zhuǎn)換器，所述MDAC還包括耦接于所述第一節(jié)點和所述第二節(jié)點之間的第三開關(guān)。
6.根據(jù)權(quán)利要求1所述的轉(zhuǎn)換器，其中所述RSD級還被配置為在所述第二時鐘周期的第二半周期期間產(chǎn)生第三數(shù)量的位，所述第三數(shù)量等于所述第二數(shù)量。
7.根據(jù)權(quán)利要求6所述的轉(zhuǎn)換器，其中所述第一數(shù)量是3以及所述第二數(shù)量是2。
8.一種循環(huán)冗余符號數(shù)RSD模數(shù)A/D轉(zhuǎn)換器，包括 用于接收模擬輸入信號的輸入端；連接于所述輸入端和第一節(jié)點之間的第一開關(guān)，所述第一開關(guān)可操作以將所述模擬輸入信號施加于所述第一節(jié)點；連接于所述第一節(jié)點和第二節(jié)點之間的第二開關(guān)，所述第二開關(guān)可操作以將殘余電壓反饋信號施加于所述第一節(jié)點，所述第一開關(guān)可操作以在所述第二開關(guān)為斷開時是閉合的，所述第二開關(guān)可操作以在所述第一開關(guān)為斷開時是閉合的；具有與所述第二節(jié)點連接的輸出端的運算放大器，所述運算放大器可操作以生成所述殘余電壓反饋信號并且將它施加于所述第二節(jié)點；多個比較器，每個比較器具有與所述第一節(jié)點耦接的第一輸入和輸出，每個所述比較器可操作以將所述模擬輸入信號和所述殘余電壓反饋信號中選出的一個信號與預(yù)定電壓信號進行比較；以及與所述比較器的所述輸出耦接的邏輯電路，所述邏輯電路可操作以在A/D轉(zhuǎn)換的第一時鐘相位期間生成第一數(shù)字輸出信號并且可操作以在所述A/D轉(zhuǎn)換的第二時鐘相位期間生成第二數(shù)字輸出信號，所述第一數(shù)字輸出信號基于第一組所述比較器的所述輸出，所述第二數(shù)字輸出信號基于第二組所述比較器的所述輸出。
9.根據(jù)權(quán)利要求8所述的循環(huán)RSDA/D轉(zhuǎn)換器，所述第一數(shù)字輸出信號包括三個數(shù)字位，所述第二數(shù)字輸出信號包括兩個數(shù)字位。
10.根據(jù)權(quán)利要求9所述的循環(huán)RSDA/D轉(zhuǎn)換器，其中所述第二時鐘相位在所述第一時鐘相位之后，以及其中在所述第一時鐘相位和所述第二時鐘相位之間有至少一個中間時鐘相位。
11.根據(jù)權(quán)利要求9所述的循環(huán)RSDA/D轉(zhuǎn)換器，其中所述第二組比較器是所述第一組比較器的子集。
12.根據(jù)權(quán)利要求8所述的循環(huán)RSDA/D轉(zhuǎn)換器，所述第一數(shù)字輸出信號包括三個數(shù)字位，所述第二數(shù)字輸出信號包括兩個數(shù)字位。
13.根據(jù)權(quán)利要求12所述的循環(huán)RSDA/D轉(zhuǎn)換器，其中所述A/D轉(zhuǎn)換的時鐘周期包括所述第一時鐘相位和所述第二時鐘相位。
14.一種用于在多個時鐘周期期間使用模數(shù)A/D轉(zhuǎn)換器的單一冗余符號數(shù)RSD級將模擬輸入信號轉(zhuǎn)換成多個數(shù)字位的方法，所述方法包括以下步驟接收所述模擬輸入信號；以及在一個所述時鐘周期期間于第一分辨率下產(chǎn)生第一數(shù)量的所述多個數(shù)字位以及在另一個所述時鐘周期期間于第二分辨率下產(chǎn)生第二數(shù)量的所述多個數(shù)字位。
15.根據(jù)權(quán)利要求14所述的方法，其中產(chǎn)生所述第一數(shù)量的數(shù)字位和所述第二數(shù)量的數(shù)字位包括以下步驟在第一時鐘周期的第一半周期期間由所述模擬輸入信號產(chǎn)生所述第一數(shù)量的數(shù)字位；在所述第一時鐘周期的第二半周期期間由所述模擬輸入信號產(chǎn)生第一殘余電壓；以及在第二時鐘周期的第一半周期期間由所述第一殘余電壓產(chǎn)生所述第二數(shù)量的數(shù)字位。
16.根據(jù)權(quán)利要求14所述的方法，其中所述第一分辨率為至少2.5位，以及其中所述第二分辨率小于所述第一分辨率。
17.根據(jù)權(quán)利要求16所述的方法，其中所述第二分辨率為1.5位。
18.根據(jù)權(quán)利要求15所述的方法，其中所述第二時鐘周期的所述第一半周期在所述第二時鐘周期的所述第二半周期之后發(fā)生。
19.根據(jù)權(quán)利要求15所述的方法，還包括在所述第二時鐘周期的第二半周期期間由所述第一殘余電壓產(chǎn)生第二殘余電壓的步驟。
20.根據(jù)權(quán)利要求19所述的方法，還包括在所述第二時鐘周期的所述第二半周期期間由所述第二殘余電壓于所述第二分辨率下產(chǎn)生第三數(shù)量的數(shù)字位的步驟。
全文摘要
本公開涉及具有可變分辨率的單級循環(huán)模數(shù)轉(zhuǎn)換器中的電流降低。一種適用于將模擬輸入信號(VIN)轉(zhuǎn)換成數(shù)字輸出信號的轉(zhuǎn)換器(200)，包括用于接收模擬輸入信號的模擬輸入端(205)，與模擬輸入端耦接的冗余符號數(shù)(RSD)級(210、300)，以及數(shù)字部(220)。RSD級被配置為在模擬輸入端接收模擬輸入信號，在第一時鐘周期的第一半周期期間從模擬輸入信號中于數(shù)字輸出產(chǎn)生第一數(shù)量的位(D0、D1、D2)，在第一時鐘周期的第二半周期期間于模擬輸入端提供模擬輸入信號的殘余反饋信號(VR)，以及在第二時鐘周期的第一半周期期間從殘余反饋信號中于數(shù)字輸出產(chǎn)生第二數(shù)量的位(D0、D1)，第二數(shù)量的位小于第一數(shù)量的位。
文檔編號H03M1/40GK102315850SQ20111019020
公開日2012年1月11日 申請日期2011年7月8日 優(yōu)先權(quán)日2010年7月9日
發(fā)明者B·布瑞斯韋爾, D·A·加里逖, M·N·U·迦比爾 申請人:飛思卡爾半導(dǎo)體公司