專利名稱：可下拉電流io電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種可下拉電流IO電路。
背景技術(shù)：
如圖1所示，為現(xiàn)有不帶下拉電流IO電路的結(jié)構(gòu)示意圖，現(xiàn)有不帶下拉電流IO電路，包括電阻R、對(duì)電源靜電保護(hù)電路和對(duì)地靜電保護(hù)電路。所述電阻R的第一端和焊盤 PAD相連接，所述電阻R的第二端和芯片內(nèi)部電路相連接。所述對(duì)電源靜電保護(hù)電路連接在電源VDD和所述電阻R的第一端之間。所述對(duì)地靜電保護(hù)電路連接于地和所述電阻R的第一端之間?，F(xiàn)有不帶下拉電流IO電路只起到一個(gè)防靜電保護(hù)的功能。如圖2所示，為現(xiàn)有可下拉電流IO電路的結(jié)構(gòu)示意圖，所述現(xiàn)有可下拉電流IO電路在現(xiàn)有不帶下拉電流IO電路的基礎(chǔ)上增加了一個(gè)下拉電流功能模塊，所述下拉電流功能模塊連接于所述電阻R的第二端和地之間；通過一使能信號(hào)EN控制下拉電流I的導(dǎo)通和關(guān)斷?，F(xiàn)有可下拉電流IO電路除了具有靜電保護(hù)的功能外還具有在使能信號(hào)EN使能的時(shí)候會(huì)在IO電路中產(chǎn)生一個(gè)特定大小的電流信號(hào)即下拉電流I的作用，所述下拉電流I可以在一些實(shí)際應(yīng)用場(chǎng)合作為通信信號(hào)使用?，F(xiàn)有可下拉電流IO電路的缺點(diǎn)是所述下拉電流I 的建立時(shí)間完成時(shí)間較長(zhǎng)，同時(shí)所述下拉電流I的偏差較大，不符合作為通信信號(hào)的要求。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可下拉電流IO電路，能縮短下拉電流的啟動(dòng)時(shí)間、提高下拉電流的精度。為解決上述技術(shù)問題，本發(fā)明提供的可下拉電流IO電路包括第一電阻、對(duì)電源靜電保護(hù)電路、對(duì)地靜電保護(hù)電路和一下拉電流功能模塊。所述第一電阻的第一端和焊盤相連接，所述第一電阻的第二端和芯片內(nèi)部電路相連接。所述對(duì)電源靜電保護(hù)電路連接在電源和所述第一電阻的第一端之間。所述對(duì)地靜電保護(hù)電路連接于地和所述第一電阻的第一端之間。所述下拉電流功能模塊連接于所述第一電阻的第二端和地之間；所述下拉電流功能模塊包括溫度補(bǔ)償電流源、第一 NMOS管、第二 NMOS管、第三晶體管和開關(guān)模塊。所述溫度補(bǔ)償電流源的輸入端和基準(zhǔn)電壓相連接，在所述溫度補(bǔ)償電流源的輸出端輸出基準(zhǔn)電流。所述第一 NMOS管和所述第二 NMOS管組成一鏡像電路，所述第二 NMOS管的溝道的寬度和長(zhǎng)度比值為所述第一 NMOS管的寬度和長(zhǎng)度比值的數(shù)倍，所述第一 NMOS管的柵極、所述第二 NMOS管的柵極、所述第一 NMOS管漏極和所述溫度補(bǔ)償電流源的輸出端相連接，所述第一 NMOS管的源極接地，所述第一 NMOS管的源漏電流為所述基準(zhǔn)電流。所述第二 NMOS管和所述開關(guān)模塊串接于所述第一電阻的第二端和地之間。共有兩種串接結(jié)構(gòu)可供選擇，所述第二 NMOS管和所述開關(guān)模塊的第一種串接結(jié)構(gòu)為所述第一電阻的第二端連接所述開關(guān)模塊的第一端、所述開關(guān)模塊的第二端連接所述第二 NMOS管的漏極、所述第二 NMOS管的源極連接地；所述第二 NMOS管和所述開關(guān)模塊的第二種串接結(jié)構(gòu)為所述第一電阻的第二端連接所述第二 NMOS管的漏極、所述第二 NMOS管的源極連接所述開關(guān)模塊的第一端、所述開關(guān)模塊的第二端連接地。所述開關(guān)模塊的第三端連接第一使能信號(hào)，通過所述第一使能信號(hào)控制所述開關(guān)模塊的接通和斷開，從而控制所述第二 NMOS管的源漏電流的導(dǎo)通和關(guān)斷，所述第二 NMOS管的源漏電流為所述第一 NMOS管的源漏電流的鏡像電流，所述第二 NMOS管的源漏電流為所述基準(zhǔn)電流的數(shù)倍。所述第三晶體管的源極、漏極和所述第二 NMOS管的柵極相連接，所述第三晶體管的柵極和第二使能信號(hào)相連；當(dāng)所述第二 NMOS管和所述開關(guān)模塊間為第一種串接結(jié)構(gòu)時(shí)， 所述第三晶體管為NMOS管，所述第二使能信號(hào)為所述第一使能信號(hào)的反相信號(hào)；當(dāng)所述第二 NMOS管和所述開關(guān)模塊間為第二種串接結(jié)構(gòu)時(shí)，所述第三晶體管為PMOS管，所述第二使能信號(hào)和所述第一使能信號(hào)相同。進(jìn)一步改進(jìn)是，所述第三晶體管的溝道的長(zhǎng)度和寬度的大小滿足當(dāng)所述開關(guān)模塊由斷開切換到接通的50納秒內(nèi)能夠補(bǔ)充足夠的負(fù)電荷到所述第二 NMOS管的柵極，使所述第二 NMOS管的柵極電壓保持不變。進(jìn)一步改進(jìn)是，所述第三晶體管的溝道的長(zhǎng)度和寬度為所述第二 NMOS管的長(zhǎng)度和寬度的一半。進(jìn)一步改進(jìn)是，所述開關(guān)模塊在所述第一使能信號(hào)為高電平時(shí)接通、低電平時(shí)斷開；或者，所述開關(guān)模塊在所述第一使能信號(hào)為低電平時(shí)接通、高電平時(shí)斷開。本發(fā)明的有益效果為1、本發(fā)明通過溫度補(bǔ)償電流源以及鏡像電流的設(shè)置，能夠大大提高下拉電流的精度，能使下拉電流的偏差范圍小于士25%。2、本發(fā)明通過第三晶體管的設(shè)置，能夠縮短下拉電流的啟動(dòng)時(shí)間。原因?yàn)橛捎谒龅诙?NMOS管的溝道的寬度和長(zhǎng)度比值為所述第一 NMOS管的寬度和長(zhǎng)度比值的數(shù)倍，所以所述第二 NMOS管的柵和源漏間的寄生電容會(huì)很大，在所述開關(guān)模塊接通的瞬間，所述第二 NMOS管的源漏電壓會(huì)產(chǎn)生較大的變化從而使所述第二 NMOS管的柵的電壓也不穩(wěn)定；本發(fā)明所述第三晶體管能夠在所述開關(guān)模塊接通的瞬間的50納秒內(nèi)及時(shí)向所述第二 NMOS管的柵和源漏間的寄生電容間充入足夠的電荷，使所述第二 NMOS管的柵的電壓保持穩(wěn)定，從而也使的所述第二 NMOS管的源漏電流也即為所述下拉電流快速啟動(dòng)。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明圖1是現(xiàn)有不帶下拉電流IO電路的結(jié)構(gòu)示意圖；圖2是現(xiàn)有可下拉電流IO電路的結(jié)構(gòu)示意圖；圖3是本發(fā)明實(shí)施例可下拉電流IO電路的結(jié)構(gòu)示意圖；圖4是本發(fā)明實(shí)施例的第一使能信號(hào)和第二使能信號(hào)的時(shí)序關(guān)系圖。
具體實(shí)施例方式如圖3所示，是本發(fā)明實(shí)施例可下拉電流IO電路的結(jié)構(gòu)示意圖。本發(fā)明實(shí)施例可下拉電流IO電路包括第一電阻R1、對(duì)電源靜電保護(hù)電路、對(duì)地靜電保護(hù)電路和一下拉電流功能模塊。所述第一電阻Rl的第一端和焊盤PAD相連接，所述第一電阻Rl的第二端和芯片內(nèi)部電路相連接。所述對(duì)電源靜電保護(hù)電路連接在電源VDD和所述第一電阻Rl的第一端之間。所述對(duì)地靜電保護(hù)電路連接于地和所述第一電阻Rl的第一端之間。所述下拉電流功能模塊連接于所述第一電阻Rl的第二端和地之間；所述下拉電流功能模塊包括溫度補(bǔ)償電流源、第一 NMOS管1、第二 NMOS管2、第三晶體管3和開關(guān)模塊4。所述溫度補(bǔ)償電流源的輸入端和基準(zhǔn)電壓VREF相連接，在所述溫度補(bǔ)償電流源的輸出端輸出基準(zhǔn)電流IREF。所述第一 NMOS管1和所述第二 NMOS管2組成一鏡像電路，圖3中所示所述第一 NMOS管1的溝道寬度尺寸單位為XI、所述第二 NMOS管2的溝道寬度尺寸單位為XN、而所述第一 NMOS管1和所述第二 NMOS管2的溝道長(zhǎng)度相同也即所述第二 NMOS管2的溝道的寬度和長(zhǎng)度比值為所述第一 NMOS管1的寬度和長(zhǎng)度比值的數(shù)倍即N倍。所述第一 NMOS管 1的柵極、所述第二 NMOS管2的柵極、所述第一 NMOS管1漏極和所述溫度補(bǔ)償電流源的輸出端相連接，所述第一 NMOS管1的源極接地，所述第一 NMOS管1的源漏電流為所述基準(zhǔn)電流 IREF0所述第二NMOS管2和所述開關(guān)模塊4串接于所述第一電阻Rl的第二端和地之間。 本發(fā)明實(shí)施例的第二 NMOS管2和所述開關(guān)模塊4的串接結(jié)構(gòu)為所述第一電阻Rl的第二端連接所述開關(guān)模塊4的第一端、所述開關(guān)模塊4的第二端連接所述第二 NMOS管2的漏極、 所述第二 NMOS管2的源極連接地。所述開關(guān)模塊4的第三端連接第一使能信號(hào)EN，通過所述第一使能信號(hào)EN控制所述開關(guān)模塊4的接通和斷開，從而控制所述第二 NMOS管2的源漏電流的導(dǎo)通和關(guān)斷，所述第二 NMOS管2的源漏電流為所述第一 NMOS管1的源漏電流的鏡像電流，所述第二 NMOS管 2的源漏電流為所述基準(zhǔn)電流的數(shù)倍即N倍。所述開關(guān)模塊4在所述第一使能信號(hào)EN為高電平時(shí)接通、低電平時(shí)斷開；或者，所述開關(guān)模塊4在所述第一使能信號(hào)EN為低電平時(shí)接通、高電平時(shí)斷開。所述第三晶體管3的源極、漏極和所述第二 NMOS管2的柵極相連接，所述第三晶體管3的柵極和第二使能信號(hào)ENO相連。如圖4所示，所述第三晶體管3為NMOS管，且所述第二使能信號(hào)ENO為所述第一使能信號(hào)EN的反相信號(hào)。所述第三晶體管3的溝道的長(zhǎng)度和寬度為所述第二 NMOS管2的長(zhǎng)度和寬度的一半，滿足當(dāng)所述開關(guān)模塊4由斷開切換到接通的50納秒內(nèi)能夠補(bǔ)充足夠的負(fù)電荷到所述第二 NMOS管2的柵極A中即使所述第二 NMOS管2的柵極A和漏極B間的寄生電容及時(shí)充電， 使所述第二 NMOS管2的柵極電壓保持不變。本發(fā)明實(shí)施例采用了溫度補(bǔ)償電流源，能使所述基準(zhǔn)電流IREF的偏差范圍小于士 16%，和現(xiàn)有普通電流源的偏差范圍大于士30%，本發(fā)明實(shí)施例的下拉電流的精度能夠得到大大提高。本發(fā)明實(shí)施例還能縮短下拉電流的啟動(dòng)時(shí)間。原理如下如圖3所示，假設(shè)當(dāng)?shù)谝皇鼓苄盘?hào)EN不使能時(shí)，此時(shí)所述第二 NMOS管2的柵極A 即A點(diǎn)的電位為VI，所述第二 NMOS管2的漏極B即B點(diǎn)此時(shí)電位為0 ；假設(shè)A點(diǎn)和B點(diǎn)之間的寄生電容大小為Cl，A點(diǎn)與地之間的寄生電容為C2 ；并假設(shè)第一使能信號(hào)EN使能時(shí)， A點(diǎn)的電位為VI’，B點(diǎn)的電位為V2。
當(dāng)EN不使能時(shí)，A點(diǎn)積聚的正電荷大小為Q = Vl X (C1+C2)，當(dāng)EN使能的瞬間，此時(shí)所述第三晶體管3會(huì)釋放出負(fù)電荷-AQ，此時(shí)A點(diǎn)的正電荷大小為 (VI，-V2) XC1+C2XV1，= Q-Δ Q，由以上兩個(gè)電荷公式可以推算出Vl，= V1+V2XCl/(C1+C2)-AQ/(C1+C2)，可以看出來只要能調(diào)整所述第三晶體管 3的大小，使得Δ Q的大小盡量接近于V2 X Cl，就可以保證Vl，盡可能的和Vl相等，從而保證了 A點(diǎn)電位的穩(wěn)定，保證了 IO電路中電流信號(hào)即下拉電流的啟動(dòng)時(shí)間足夠短。其中Cl 和C2的具體大小和所選用的半導(dǎo)體工藝相關(guān)。以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種可下拉電流IO電路，包括第一電阻、對(duì)電源靜電保護(hù)電路、對(duì)地靜電保護(hù)電路和一下拉電流功能模塊；所述第一電阻的第一端和焊盤相連接，所述第一電阻的第二端和芯片內(nèi)部電路相連接；所述對(duì)電源靜電保護(hù)電路連接在電源和所述第一電阻的第一端之間；所述對(duì)地靜電保護(hù)電路連接于地和所述第一電阻的第一端之間；所述下拉電流功能模塊連接于所述第一電阻的第二端和地之間；其特征在于所述下拉電流功能模塊包括溫度補(bǔ)償電流源、第一 NMOS管、第二 NMOS管、第三晶體管和開關(guān)模塊；所述溫度補(bǔ)償電流源的輸入端和基準(zhǔn)電壓相連接，在所述溫度補(bǔ)償電流源的輸出端輸出基準(zhǔn)電流；所述第一 NMOS管和所述第二 NMOS管組成一鏡像電路，所述第二 NMOS管的溝道的寬度和長(zhǎng)度比值為所述第一 NMOS管的寬度和長(zhǎng)度比值的數(shù)倍，所述第一 NMOS管的柵極、所述第二 NMOS管的柵極、所述第一匪OS管漏極和所述溫度補(bǔ)償電流源的輸出端相連接，所述第一 NMOS管的源極接地，所述第一 NMOS管的源漏電流為所述基準(zhǔn)電流；所述第二 NMOS管和所述開關(guān)模塊串接于所述第一電阻的第二端和地之間；所述第二 NMOS管和所述開關(guān)模塊的第一種串接結(jié)構(gòu)為所述第一電阻的第二端連接所述開關(guān)模塊的第一端、所述開關(guān)模塊的第二端連接所述第二 NMOS管的漏極、所述第二 NMOS管的源極連接地；所述第二 NMOS管和所述開關(guān)模塊的第二種串接結(jié)構(gòu)為所述第一電阻的第二端連接所述第二 NMOS管的漏極、所述第二 NMOS管的源極連接所述開關(guān)模塊的第一端、所述開關(guān)模塊的第二端連接地；所述開關(guān)模塊的第三端連接第一使能信號(hào)，通過所述第一使能信號(hào)控制所述開關(guān)模塊的接通和斷開，從而控制所述第二 NMOS管的源漏電流的導(dǎo)通和關(guān)斷，所述第二 NMOS管的源漏電流為所述第一 NMOS管的源漏電流的鏡像電流，所述第二 NMOS管的源漏電流為所述基準(zhǔn)電流的數(shù)倍；所述第三晶體管的源極、漏極和所述第二 NMOS管的柵極相連接，所述第三晶體管的柵極和第二使能信號(hào)相連；當(dāng)所述第二 NMOS管和所述開關(guān)模塊間為第一種串接結(jié)構(gòu)時(shí)，所述第三晶體管為NMOS管，所述第二使能信號(hào)為所述第一使能信號(hào)的反相信號(hào)；當(dāng)所述第二 NMOS管和所述開關(guān)模塊間為第二種串接結(jié)構(gòu)時(shí)，所述第三晶體管為PMOS管，所述第二使能信號(hào)和所述第一使能信號(hào)相同。
2.如權(quán)利要求1所述可下拉電流IO電路，其特征在于所述第三晶體管的溝道的長(zhǎng)度和寬度的大小滿足當(dāng)所述開關(guān)模塊由斷開切換到接通的50納秒內(nèi)能夠補(bǔ)充足夠的負(fù)電荷到所述第二 NMOS管的柵極，使所述第二 NMOS管的柵極電壓保持不變。
3.如權(quán)利要求2所述可下拉電流IO電路，其特征在于所述第三晶體管的溝道的長(zhǎng)度和寬度為所述第二 NMOS管的長(zhǎng)度和寬度的一半。
4.如權(quán)利要求1所述可下拉電流IO電路，其特征在于所述開關(guān)模塊在所述第一使能信號(hào)為高電平時(shí)接通、低電平時(shí)斷開；或者，所述開關(guān)模塊在所述第一使能信號(hào)為低電平時(shí)接通、高電平時(shí)斷開。
全文摘要
本發(fā)明公開了一種可下拉電流IO電路，包括一下拉電流功能模塊。下拉電流功能模塊包括溫度補(bǔ)償電流源、第一NMOS管、第二NMOS管、第三晶體管和開關(guān)模塊。第二NMOS管和第一NMOS管組成鏡像電路，溫度補(bǔ)償電流源提供一基準(zhǔn)電流到第一NMOS管中、第二NMOS管取得一數(shù)倍于基準(zhǔn)電流的鏡像電流。第二NMOS管連接于第一電阻的第二端和地之間，并串接開關(guān)模塊，通過一使能信號(hào)控制開關(guān)模塊并控制下拉電流即第二NMOS管源漏電流的通斷。通過一使能信號(hào)的反相信號(hào)控制第三晶體管，使第三晶體管在第二NMOS管的柵極及時(shí)充電從而保持第二NMOS管的柵極穩(wěn)定，實(shí)現(xiàn)下拉電流的快速啟動(dòng)。本發(fā)明能縮短下拉電流的啟動(dòng)時(shí)間、提高下拉電流的精度。
文檔編號(hào)H03K19/0185GK102447467SQ201010504070
公開日2012年5月9日 申請(qǐng)日期2010年10月12日 優(yōu)先權(quán)日2010年10月12日
發(fā)明者李兆桂, 駱川 申請(qǐng)人:上海華虹Nec電子有限公司