專利名稱：脈沖產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路技術(shù)，特別涉及一種脈沖產(chǎn)生電路。
背景技術(shù)：
現(xiàn)有脈沖產(chǎn)生電路，通常利用輸入信號及其經(jīng)過延遲之后的信號做一個邏輯運算 來產(chǎn)生，這就要求輸入信號在延遲的過程中不能再變化，如果輸入信號在延遲的過程中發(fā) 生變化而延遲之后的信號來不及變化，最終將導(dǎo)致無法得到正確的脈沖信號。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種脈沖產(chǎn)生電路，產(chǎn)生的脈沖精確，且同時可 以產(chǎn)生兩個脈沖信號，實現(xiàn)簡單。為解決上述技術(shù)問題，本發(fā)明的脈沖產(chǎn)生電路，包括一觸發(fā)器、一延遲電路、一或
門、第一緩沖器、第二緩沖器；所述觸發(fā)器的數(shù)據(jù)輸入端接電源電壓，時鐘控制端接輸入信號，數(shù)據(jù)輸出端接所 述延遲電路的輸入端和第一緩沖器的輸入端，所述延遲電路的清零端接清零信號，輸出端 接第二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述 觸發(fā)器的清零端；所述延遲電路，當其輸入端由低電平變?yōu)楦唠娖綍r，產(chǎn)生上升延遲，遲延上升延遲 后在其輸出端輸出高電平，當其輸入端由高電平變?yōu)榈碗娖綍r，遲延下降遲延后在其輸出 端輸出低電平，所述延遲電路，當其輸入端由低電平變?yōu)楦唠娖綍r，產(chǎn)生上升延遲，遲延上 升延遲后在其輸出端輸出高電平，當其輸入端由高電平變?yōu)榈碗娖綍r，遲延下降遲延后在 其輸出端輸出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平后，要恢復(fù)到能 產(chǎn)生上升延遲的電路狀態(tài)需要一恢復(fù)時間；所述觸發(fā)器的輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復(fù)時 間之和。所述觸發(fā)器可以為D觸發(fā)器。所述觸發(fā)器可以為上升沿觸發(fā)或下降沿觸發(fā)。本發(fā)明的脈沖產(chǎn)生電路，將輸入信號輸入到觸發(fā)器的時鐘控制端，利用觸發(fā)器的 沿觸發(fā)(上升沿或下降沿)得到脈沖信號的一個沿，這個沿再經(jīng)過延遲電路產(chǎn)生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發(fā)器，并將觸發(fā)器清零或置位，由此得到脈沖信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈沖的寬度，實現(xiàn)簡單，產(chǎn)生的 脈沖精確，且同時可以產(chǎn)生兩個脈沖。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步的詳細說明。圖1是本發(fā)明的脈沖產(chǎn)生電路一實施例結(jié)構(gòu)示意3
圖2是本發(fā)明的脈沖產(chǎn)生電路一實施例脈沖產(chǎn)生波形圖。
具體實施例方式本發(fā)明的脈沖產(chǎn)生電路一實施例如圖1所示。包括一 D觸發(fā)器DFF、一延遲電路 DELAY、一邏輯或門OR、第一緩沖器BUF1、第二緩沖器BUF2 ；所述D觸發(fā)器DFF的數(shù)據(jù)輸入 端D接電源電壓vpwr，時鐘控制端CP接輸入信號in，數(shù)據(jù)輸出端Q接所述延遲電路DELAY 的輸入端IN和第一緩沖器BUFl的輸入端，所述延遲電路DELAY的清零端CLR接清零信號 clr，輸出端OUT接第二緩沖器BUF2的輸入端和或門OR的一輸入端，或門OR的另一輸入端 接清零信號clr，輸出端接所述D觸發(fā)器DFF的清零端CLR。所述延遲電路DELAY，當其輸入端由低電平變?yōu)楦唠娖綍r，產(chǎn)生上升延遲 tpulsel，遲延上升延遲tpulsel后在其輸出端輸出高電平，當其輸入端由高電平變?yōu)榈碗?平時，遲延下降遲延tpulSe2后在其輸出端輸出低電平，所述延遲電路DELAY遲延下降遲 延tpulSe2在其輸出端輸出低電平后，要恢復(fù)到能產(chǎn)生上升延遲tpulsel的電路狀態(tài)需要 一恢復(fù)時間trc ；所述D觸發(fā)器DFF的輸入信號in的周期tcyc大于或等于延遲電路DELAY上升延 遲 tpulsel、下降延遲 tpulse2 禾口恢復(fù)時間 trc 之禾口(tcyc ^ tpulsel+tpulse2+trc)。電路工作原理如圖2所示假設(shè)輸入信號in的周期為tcyc，第一個周期tcycl輸入信號的高電平vpwr寬度 為twhl，第二個周期tcyc2輸入信號的高電平vpwr寬度為twh2，低電平的值為零。這里以 輸入信號in的上升沿觸發(fā)為例進行說明。1)在輸入信號in第一個周期上升沿到來之前，先施加清零信號clr進行一下清零 動作以穩(wěn)定電路各點的狀態(tài)，清零之后，D觸發(fā)器DFF數(shù)據(jù)輸出端Q輸出信號dff_out，延遲 電路DELAY輸出端OUT輸出信號dl_out，第一緩沖器BUFl的輸出信號outl和第二緩沖器 BUF2的輸出信號out2都被置零。2)清零之后，輸入信號in的上升沿到來，觸發(fā)D觸發(fā)器DFF的數(shù)據(jù)輸入端D的數(shù) 據(jù)，即vpwr，所以D觸發(fā)器DFF的數(shù)據(jù)輸出端Q的輸出信號dff_out變?yōu)楦唠娖?，相?yīng)第一 緩沖器BUFl的輸出信號outl也變?yōu)楦唠娖剑瑫rD觸發(fā)器DFF的數(shù)據(jù)輸出端Q的輸出信 號dff_out經(jīng)過延遲電路DELAY的上升遲延tpulsel，延遲電路DELAY的輸出端的輸出信號 dl_out變高電平，相應(yīng)第二緩沖器的輸出信號out2也變?yōu)楦唠娖?，D觸發(fā)器DFF的數(shù)據(jù)輸 出端Q的輸出信號dl_out變高電平之后經(jīng)過一個或門使該或門的輸出信號reset變高電 平，使此時D觸發(fā)器DFF的數(shù)據(jù)輸出端Q的輸出信號dff_out被復(fù)位到低電平，接下來第一 緩沖器的輸出信號outl也變?yōu)榈碗娖剑@樣就產(chǎn)生了一個脈沖寬度為上升遲延tpulsel的 脈沖信號。3)第一緩沖器的輸出信號outl的脈沖信號產(chǎn)生之后，D觸發(fā)器DFF的數(shù)據(jù)輸出 端Q的輸出信號dff_out為低電平，經(jīng)過延遲電路DELAY的下降遲延tpulSe2后，延遲電路 DELAY的輸出信號dl_out變低，相應(yīng)第二緩沖器的輸出信號out2也變?yōu)榈碗娖?，這樣又產(chǎn) 生了一個脈沖寬度為下降遲延tpulSe2的脈沖信號。4)第二緩沖器的輸出信號out2的脈沖信號產(chǎn)生之后，需要等待一個恢復(fù)時間 trc，使延遲電路DELAY的中間信號恢復(fù)到第一個周期之前的狀態(tài)，再開始第二個周期的脈 沖產(chǎn)生。這樣輸入信號的第二個上升沿到來之后，經(jīng)過和第一個周期同樣的過程，就會產(chǎn)生和第一個周期相同脈沖寬度的脈沖。5)依此類推，重復(fù)步驟2) 4)，只要保證輸入信號的周期大于或等 于延遲電路DELAY上升延遲tpulsel、下降延遲tpulse2和恢復(fù)時間trc之和 (tcyc彡tpulsel+tpulse2+trc)，就能連續(xù)產(chǎn)生分別具有相同脈沖寬度(tpulsel/ tpulse2)的兩個脈沖信號。并且可以看到，即使輸入信號的第一個周期tcycl高電平寬度twhl和第二個周期 tcyc2高電平寬度twh2不相等，也不影響脈沖信號的產(chǎn)生。這是因為在輸入信號in的下 降沿到來時，D觸發(fā)器DFF處于保持狀態(tài)，不影響D觸發(fā)器DFF的數(shù)據(jù)輸出端Q的輸出信號 dff_out，從而也就不會影響第一緩沖器的輸出信號outl和第二緩沖器的輸出信號out2。上述實施例是利用D觸發(fā)器實現(xiàn)沿觸發(fā)，但實現(xiàn)沿觸發(fā)不限于D觸發(fā)器，本領(lǐng)域技 術(shù)人員公知，采用其他觸發(fā)器同樣可以實現(xiàn)沿觸發(fā)。圖2所示為利用上升沿進行觸發(fā)器的 觸發(fā)，本領(lǐng)域技術(shù)人員公知，采用下降沿進行觸發(fā)器的觸發(fā)亦可。本發(fā)明的脈沖產(chǎn)生電路，將輸入信號輸入到觸發(fā)器的時鐘控制端，利用觸發(fā)器的 沿觸發(fā)(上升沿或下降沿)得到脈沖信號的一個沿，這個沿再經(jīng)過延遲電路產(chǎn)生一個輸出 信號，延遲電路的輸出信號反饋回去控制觸發(fā)器，并將觸發(fā)器清零或置位，由此得到脈沖信 號的另一個沿，利用延遲電路的上升延遲和下降延遲來控制脈沖的寬度，實現(xiàn)簡單，產(chǎn)生的 脈沖精確，且同時可以產(chǎn)生兩個脈沖。
權(quán)利要求
1.一種脈沖產(chǎn)生電路，其特征在于，包括一觸發(fā)器、一延遲電路、一或門、第一緩沖器、 第二緩沖器；所述觸發(fā)器的數(shù)據(jù)輸入端接電源電壓，時鐘控制端接輸入信號，數(shù)據(jù)輸出端接所述延 遲電路的輸入端和第一緩沖器的輸入端，所述延遲電路的清零端接清零信號，輸出端接第 二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接所述觸發(fā) 器的清零端；所述延遲電路，當其輸入端由低電平變?yōu)楦唠娖綍r，產(chǎn)生上升延遲，遲延上升延遲后在 其輸出端輸出高電平，當其輸入端由高電平變?yōu)榈碗娖綍r，遲延下降遲延后在其輸出端輸 出低電平，所述延遲電路遲延下降遲延在其輸出端輸出低電平后，要恢復(fù)到能產(chǎn)生上升延 遲的電路狀態(tài)需要一恢復(fù)時間；所述觸發(fā)器的輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復(fù)時間之和。
2.根據(jù)權(quán)利要求1所述的脈沖產(chǎn)生電路，其特征在于，所述觸發(fā)器為D觸發(fā)器。
3.根據(jù)權(quán)利要求1或2所述的脈沖產(chǎn)生電路，其特征在于，所述觸發(fā)器為上升沿觸發(fā)或 下降沿觸發(fā)。
全文摘要
本發(fā)明公開了一種脈沖產(chǎn)生電路，包括一觸發(fā)器、一延遲電路、一或門、第一緩沖器、第二緩沖器；觸發(fā)器的數(shù)據(jù)輸入端接電源電壓，時鐘控制端接輸入信號，數(shù)據(jù)輸出端接延遲電路的輸入端和第一緩沖器的輸入端，延遲電路的清零端接清零信號，輸出端接第二緩沖器的輸入端和或門的一輸入端，或門的另一輸入端接清零信號，輸出端接觸發(fā)器的清零端；輸入信號的周期大于或等于延遲電路上升延遲、下降延遲和恢復(fù)時間之和。本發(fā)明的脈沖產(chǎn)生電路，產(chǎn)生的脈沖精確，且同時可以產(chǎn)生兩個脈沖信號，實現(xiàn)簡單。
文檔編號H03K3/02GK102118147SQ201010027220
公開日2011年7月6日 申請日期2010年1月5日 優(yōu)先權(quán)日2010年1月5日
發(fā)明者陳瑞欣 申請人:上海華虹Nec電子有限公司