專利名稱：高速高精度流水線結構adc的制作方法
技術領域：
本發(fā)明涉及集成電子電路，尤其是高速高精度的流水線結構ADC制造領域。
背景技術：
目前主要的ADC類型有并行比較型ADC、逐次比較型ADC、流水線型ADC等。 并行比較型ADC將模擬輸入信號和由電阻串產生的逐漸增加的參考電壓分別輸入到比較 器的輸入端，n位分辨率的ADC需要2"-l個比較器，比較器的輸出為溫度碼，需要經過編碼為 二進制碼或其他碼輸出。并行比較型ADC的優(yōu)點是只需要單相時鐘，結構設計簡單，高頻性能 好。缺點是所需要的比較器數目和分辨率成指數關系，因此它消耗的功耗，占有的芯片面積 和輸入電容也是與分辨率從成指數關系，這就限制了并行比較型ADC所能達到的分辨率。因此， 并行比較型ADC對于實現(xiàn)8位分辨率以上的ADC難度非常大，且成本高。
逐次比較型ADC將被測電壓和一可變的基準電壓進行逐次比較，最終逼近被測電壓。即采 用一種"對分搜索"的策略，逐步縮小模擬輸入信號未知范圍的辦法。逐次比較型ADC的優(yōu)點 是所需要的比較器少，芯片面積和消耗功耗都較小。缺點是分辨率和采樣速率是相互矛盾的， N位轉換需要N個時鐘周期，分辨率低時采樣速率較高，要提高分辨率，采樣速率就會受到限 制。
流水線型ADC由若干級級聯(lián)電路組成，每一級包括一個采樣/保持放大器、 一個低分辨率 的ADC和DAC以及一個求和電路，其中求和電路還包括可提供增益的級間放大器?？焖倬_的n 位轉換器分成兩段以上的子區(qū)(流水線)來完成。首級電路的采樣/保持器對輸入信號取樣后 先由 一個m位分辨率粗A/D轉換器對輸入進行量化，接著用 一個至少n位精度的乘積型數模轉換 器(MDAC)產生一個對應于量化結果的模/擬電平并送至求和電路，求和電路從輸入信號中扣 除此模擬電平。并將差值精確放大某一固定增益后關交下一級電路處理。經過各級這樣的處 理后，最后由一個較高精度的K位細A/D轉換器對殘余信號進行轉換。將上述各級粗、細A/D 的輸出組合起來即構成高精度的n位輸出。優(yōu)點有良好的線性和低失調；可以同時對多個采 樣進行處理，有較高的信號處理速度；低功率；高精度；高分辨率；可以簡化電路。缺點 基準電路和偏置結構過于復雜；輸入信號需要經過特殊處理，以便穿過數級電路造成流水延 遲；對鎖存定時的要求嚴格；對電路工藝要求很高，電路板上設計得不合理會影響增益的線 性、失調及其它參數。

發(fā)明內容
本發(fā)明的目的在于提供一種高速高精度的流水線結構ADC，它可以克服并行比較型ADC所 需要的比較器數目和分辨率成指數關系的不足，同時具備并行比較型ADC高速的優(yōu)點；克服了 逐次比較型ADC逐次比較的缺點，同時具備逐次比較型ADC分辨率高的優(yōu)點。同樣是流水線結構，本發(fā)明的電路結構簡潔，更適合模塊化設計。
本發(fā)明設計的高速高精度的流水線結構ADC，由N個逐級串聯(lián)的相同的一位模數轉換子模 塊組成，其結構如圖2所示。每一個一位模數轉換子模塊完成一位的模擬數字轉換，N個位按 順序組合起來就得到整個模數轉換器的輸出。
一位模數轉換子模塊將輸入的模擬信號和基準信號比較，輸出比較結果比特，同時輸出2
倍的殘留余差。假設A/D轉換器的量程(即參考電壓)為V"位數為n，則分辨率為LSB^Vy2"，
設轉化后的二進制數為U-"-2…bA。。設被測量電壓為Vi (0《Vi<Vr)，貝'JADC的任務就是用LSB
去度量K,看看它有多少個LSB，因此有(A《Vr/T，為轉換量化誤差) Vi= (b —!X2"—L+b —2X2n_2+b -3X2n—3+…+bW+b。X2。) XLSB+A
=b —iXVr/2'+b『2XV722+bn—3XVr/23 +…十t^ X Vr/2『Vb。 X Vr/2"十A 二進制數bwbn-2…b山?？梢赃@樣算得先用Vr/2去除Vi,得到商數作為t^，然后把余數乘以 2，然后再用Vr/2除，得到商數作為lV2，……，依此類推，最終得到k—山n-2…b山。。由此可以看 出，整個運算就是一個不斷做除法取整倍余的過程，因此可以用一系列的取整倍余部件串聯(lián) 而成。
由于V,〈Vr，因此用Vr/2去除Vi所得的商數不可能大于l，因此這個除法部件可以用一個比 較器擔任(若Vi大于Vr/2，則商數為l，否則為0);同理，上一級的2倍余數不可能大于Vr，因
此用Vy2去除這個2倍余數所得的商也不可能大于l，因此可以用比較器代替除法器；……；
依此類推，所有除法器都可以用比較器代替。倍余運算可以使用一個模擬二路選擇器和一個
增益為2的減法器組成。若比較器輸出為l，則模擬二路選擇器的輸出為基準信號V力，否則， 輸出為0，增益為2的減法器將模擬輸入信號和模擬二路選擇器的輸出相減再乘以2倍增益，得 到2倍的余數。
一個完整的取整倍余部件由比較器l、 二選一模擬數據選擇器2、增益固定為2減法器3構 成，如圖1所示。
為了提高精度，可以在模擬輸入信號加上LSB/2偏移量，使量化過程"四舍五入"，這樣， 量化誤差A可以縮小到LSB/2，即精度提高了一倍。如圖2所示。


圖1是一位模數轉換子模塊的電路原理圖。
圖2是高速高精度的流水線結構ADC結構框圖。
圖3是高速高精度的流水線結構ADC理想模數轉換特性曲線。
圖中l(wèi).比較器，2. 二選一模擬數據選擇器，3.固定增益為2的減法器。
具體實施例方式
下面結合附圖進一步描述木發(fā)明。
如圖l， 一位模數轉換子模塊由比較器l、 二選一模擬數據選擇器2、增益固定為2減法器3 構成。比較器的正、反相輸入端分別接輸入信號Vi (被除數)和基準信號D (除數)，比較器輸出Q (商)同時作為二選一模擬數據選擇器的控制端。二選一模擬數據選擇器的輸入是基準 信號D和0電平，如果Q為0則輸出為0，如果Q為1則輸出為D。增益為2的減法器的正反輸入端分 別接輸入信號V,二選一模擬數據選擇器的輸出，這樣減法器輸出2R為Vi除以(二進制除法)D 的余數的2倍。
如圖2將圖1的一位模數轉換子模塊逐級級聯(lián)起來，級數和轉換器的分辨率N—致。各級的 一位模數轉換子模塊的比較器反相輸入端(除數)D接相同的參考電壓的一半，即》Vr/2;比 較器的正相輸入端接上級的2倍余數輸出2R，第一級的比較器的正相輸入端接模擬輸入信號Vi。
模擬輸入信號Vi和參考電壓的l/2即Vr/2被送入第一級一位模數轉換子模塊的比較器進行 比較，如果Vi〉W/2，則比較器輸出為l，這時二選一模擬數據選擇器選擇輸出為Vr/2，減法器 輸出則為2(Vi-Vr/2)，即2倍的V膽以V力的余數；若Vi〈Vr/2，比較器的輸出是0，這時二選一 模擬數據選擇器選擇輸出為O，減法器輸出則為2Vi，同樣是2倍的Vi除以vy2的余數。這樣， 就完成了模擬輸入信號的最高位bH轉換，并且輸出2倍的余數。
同樣，第二級的一位模數轉換子模塊完成次高位lv2的轉換，并且輸出2倍的余數。 依次類推，最后n級的商Q輸出連在一起就構成了轉換器的整個輸出。 在輸入前加入的直流偏移量LSB/2是為了使轉換器具有"四舍五入"特性。如果不加上 LSB/2的偏移量，轉換器具有"向下取整"的特性，比如，對3位的ADC，最大輸出量是7，如 果輸入的模擬量是5.6，由于轉換器具有"向下取整"的特性，輸出將是5;加入這個偏移量 后(在這種情況下是LSB/2^.5)，輸入變成6. 1，"向下取整"后變成6，剛好滿足了 "四舍五 入"的需求。
權利要求
1、一種流水線結構高速高精度模擬數字轉換器，電路由N個逐級串聯(lián)的一位模擬數字轉換子模塊組成。每一個一位模擬數字轉換子模塊由比較器、二路模擬數據選擇器、固定增益為2的減法器構成，其特征是輸入信號V和參考信號D加在比較器的正、反相輸入端，比較器的輸出Q作為該子模塊的數字輸出，同時比較器輸出Q接二路模擬數據選擇器的控制端，二路模擬數據選擇器的二路模擬輸入信號分別是0電平和參考信號D。二路模擬數據選擇器的輸出接減法器的反相輸入端，減法器的正相輸入端接輸入信號V，減法器的增益固定為2。一位模擬數字轉換子模塊的輸出包括輸入信號除以參考信號的商Q和輸入信號除以參考信號的余數的2倍2R。
2、 根據權力要求1所述的流水線結構高速高精度模擬數字轉換器，其特征為所述的N 個一位模擬數字轉換子模塊的參考信號都接整個模擬數字轉換器的參考電壓Vr的1/2，即 Vr/2。 一位模擬數字轉換子模塊的輸入信號V接上一級的一位模擬數字轉換子模塊的2倍余 數輸出2R，第一級的一位模擬數字轉換子模塊的輸入信號接整個模擬數字轉換器的輸入Vi。 N個一位模擬數字轉換子模塊的比較器輸出Q端聯(lián)合起來形成整個模擬數字轉換器的輸出。
3、 根據權力要求1所述的流水線結構高速高精度模擬數字轉換器，其特征為所述的整 個模擬數字轉換器的輸入Vi為真正的模擬輸入信號增加了 LSB/2的偏移量形成的，使模擬數 字轉換器的精度提高LSB/2。
全文摘要
本發(fā)明涉及一種高速高精度流水線結構ADC，電路包括N個逐級串聯(lián)的一位模數轉換子模塊，每一個一位模數轉換子模塊包括比較器、二選一模擬數據選擇器、增益固定為2減法器；每一級的一位模數轉換子模塊比較該模塊的輸入信號V和參考信號D，輸出比較結果，即這兩個信號的相除的商(二進制意義下)，同時輸出這兩個信號相除(二進制意義下)的余數的2倍作為下一級的輸入，N個轉換數據按照權重順序排列即得到整個模數轉換器的輸出。模數轉換器設置有“舍入”偏移電路，用于提高最低位的精度，這樣，精度可以達到分辨率的1/2，即LSB/2(Vr/2^N+1)。
文檔編號H03M1/12GK101626240SQ20081006830
公開日2010年1月13日 申請日期2008年7月7日 優(yōu)先權日2008年7月7日
發(fā)明者胡志仁 申請人:胡志仁