專利名稱：電平轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平轉(zhuǎn)換電路。
背景技術(shù)：
在現(xiàn)代集成電路系統(tǒng)中，為了獲得高速，其核心邏輯單元通常設(shè)計在1.0V 電壓下工作(在65nm工藝以下)，而其輸入/輸出單元基于穩(wěn)定考慮，通常設(shè) 計在3.3V、 2.5V和1.8V電壓下工作。由于操作電壓的不同，核心邏輯單元與 輸入/輸出單元之間需設(shè)以轉(zhuǎn)換電路，以使1.0V電壓能轉(zhuǎn)換成3.3V,這種轉(zhuǎn)換 電路稱作電平轉(zhuǎn)換電路。
圖1給出現(xiàn)有技術(shù)的電平轉(zhuǎn)換電路10,包括PMOS晶體管PG1及PG2 、 NMOS晶體管NG1及NG2與一反相器INV,其中所述PMOS晶體管PG1及PG2 稱作上拉晶體管，所述NM0S晶體管NG1及NG2稱為下拉晶體管。輸入信號源 In的高電平為核心電路(Core circuit)區(qū)域的操作電壓，此輸入信號源In為矩 形波的調(diào)制脈沖信號，其高電平一般為1.0V 1.2V。第一電壓源VD為輸入輸 出電路(Input/Output, I/O )區(qū)域的操作電壓， 一般為2.5V ~ 3.3V。
下面以輸入信號源In的輸入信號的高電平為1.2V,第 一電壓源VD電壓為 3.3V為例加以說明。在輸入信號為低電平0V時，NMOS晶體管NGl導(dǎo)通，ND1 點電平被下拉至低電平，PMOS晶體管PG2導(dǎo)通，ND2點被上拉至3.3V電平， 在輸入信號由低電平0V變?yōu)楦唠娖?.2V的瞬間，NMOS晶體管NG2導(dǎo)通，ND2 點電平被下拉至0電平，PMOS晶體管也PGl導(dǎo)通，此時NMOS晶體管NGl與 PMOS晶體管PGl之間產(chǎn)生竟爭，由于第一電壓源VD電壓為3.3V， NMOS晶體 管NG1的輸入電壓為1.2V,在相同面積下，NMOS晶體管NGl的驅(qū)動電流能力 小于PMOS晶體管PGl,因此為了增大NMOS晶體管NGl的驅(qū)動能力及對NDl點電平的下拉能力，通常通過增大NM0S晶體管NG1的面積實現(xiàn)，這使得寄生 電容加大，降低了電平轉(zhuǎn)換的速度。在90nm技術(shù)中，核心電路區(qū)域的電壓為 l.OV, 1/0區(qū)域電壓為3.3V,兩者相差比較大，因此NM0S晶體管NG1和NG2 的面積更大，電平轉(zhuǎn)換的速度更會受到影響。同時由于上拉電路與下拉電路 之間的竟爭，輸出電平的占空比(dutycycle)不容易優(yōu)化。
為了解決上述問題，現(xiàn)有技術(shù)公開了一種電平轉(zhuǎn)換電路，具體電路請參 考附圖2所示，包括上拉電路100，用于在輸入信號源Input下上拉A點或者B點 電平至第一電壓源V2;下拉電路200,用于在輸入信號Input下下拉A點或者B 點電平至接地端電平即零電位；以及至少 一個耦合至上拉電路100的輔助上拉 器件或者開關(guān)器件，用于上拉A點或者B點電平，所述電平轉(zhuǎn)換電路進一步包 括對輸入信號源Input進行反相的反相器110;將C點信號反相的反相器120并通 過反相器120輸出至點D;將B點信號反相的反相器130并通過反相器130輸出至 所述電平轉(zhuǎn)換電路的輸出端Output。
上拉電路100包括PMOS晶體管P1和P2，分別用于上4立A點或B點電平。下 拉電路200包括NMOS晶體管N1和N2，用于下拉B點電平。所述輔助上拉器件 或者開關(guān)器件包括NMOS晶體管N3，其耦合至PM0S晶體管P1的源極與漏極 之間；以及NMOS晶體管N4，其耦合至PMOS晶體管P2的源極與漏極之間。增 加輔助上拉器件或者開關(guān)器件用于將點A或者B的電平迅速上拉至第一電壓源 V2電平。采用上述電平轉(zhuǎn)換電路可以在一定程度上提高電平轉(zhuǎn)換的速度，同 時也能夠緩解NM0S晶體管N1和N2兩個管子尺寸偏大的問題，但是不能夠徹 底解決。下面以輸入信號源Input為0至1 .OV的矩形波和輸出端Output信號為0 至3.3V的矩形波為例加以說明，因為NMOS晶體管N3和N4必需做成厚氧管(漏 極接3.3V),閾值電壓會比較大(約為0.65V)，采用0至1.0V電平去控制NMOS 晶體管N3和N4的打開，有效電平(=Vgs-Vth=1.0V-0.65V = 0.35V)會很小， 但如果增加NMOS晶體管N3和N4的尺寸的話，寄生電容又會加大，尤其當核心電路區(qū)域的電壓與I/0區(qū)域電壓相差比較大，更會妨礙速度的提高。同時因
為上拉電路100和下拉電路200還是存在竟爭，所以對工藝會比較敏感，占空 比不容易控制，而且在電平切換的過程中第一電壓源V2 (3.3V)到地有直流 通路，降低了電源效率。
在專利號為7145363的美國專利中還可以發(fā)現(xiàn)更多與上述技術(shù)方案相關(guān) 的信息。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種具有較寬工作電壓范圍和高速的電平轉(zhuǎn)換 電路。
為解決上述問題，本發(fā)明提供一種電平轉(zhuǎn)換電路，包括上拉電路，連 接至第一電壓源；下拉電路，連接至上拉電路及接地端之間，還連接至輸入 信號源，所述上拉電路與下拉電路的共同作用使電平轉(zhuǎn)換電路的輸出信號為 高電平為第一電壓源值低電平為零的調(diào)制脈沖信號；節(jié)點，位于上拉電路與 下拉電路連結(jié)處，還包括控制電路，進一步包括第二反相器， 一個輸入 端連接至節(jié)點、另一輸入端連接至第一電壓源，用于將節(jié)點電平反相，反相 后節(jié)點電平作為電平轉(zhuǎn)換電路的輸出信號；第一延遲器，連接至第二反相器， 用于將反相后的節(jié)點電平延遲；上拉電路控制子電路，第一輸入端連接至第 一延遲器、第二輸入端連接至第一電壓源、第三輸入端連接至輸入信號源的 反相信號，輸出端連接至上拉電路，所述上拉電路控制子電路用于在輸入信 號源為由低電平變?yōu)楦唠娖綍r刻關(guān)斷上拉電路。
所述控制電路還包括第一PMOS晶體管，源極與第一電壓源相連、漏 極與上拉電路相連、柵極與節(jié)點相連，用于穩(wěn)定上拉電路控制子電路的輸出 端的電平；第二PMOS晶體管，源極與第一電壓源相連、漏極與節(jié)點相連、 柵極連接至電平轉(zhuǎn)換電路的輸出信號，用于穩(wěn)定節(jié)點電平。所述上拉電路控制子電路包括第一NMOS晶體管，源極接地端、柵極 經(jīng)第一反相器連接至輸入信號源；第二NMOS晶體管，源極接第一NMOS晶 體管漏極、柵極經(jīng)第一反相器連接至輸入信號源；第三NMOS晶體管，源極 接第二NMOS晶體管漏極、柵極連接至第一延遲器，所述第一、第二、第三 NMOS晶體管體電極接地端；第三PMOS晶體管，漏極接第三NMOS晶體管 的漏極并引出作為上拉電路控制子電路的輸出端連接至上拉電路、源極連接 至第一電壓源、柵極連接至第一延遲器。
所述上拉電路控制子電路的第二NMOS晶體管閾值電壓為小于零。
所述下拉電路依次經(jīng)過第三反相器、第二延遲器及第一反相器連接至輸 入信號源；所述第一反相器用于對輸入信號源的電平進行反相；第二延遲器 用于將反相后的輸入信號源的電平進行延遲；所述第三反相器用于將延遲的 反相輸入信號源的電平進行反相。
所述下拉電路包括第一下拉NMOS晶體管，源極接地、柵極依次經(jīng)過 第三反相器、第二延遲器及第一反相器連接至輸入信號源；第二下拉NMOS 晶體管，源極接第一下拉NMOS晶體管漏極、漏極接節(jié)點、柵極依次經(jīng)過第 三反相器、第二延遲器及第一反相器連接至輸入信號源，所述第一、第二下 拉NMOS晶體管體電極接地端。
所述第二下拉NMOS晶體管閾值電壓為小于零。
所述上拉電路包括第一上拉PMOS晶體管，漏極接節(jié)點、體電極接第 一電壓源、柵極依次經(jīng)過第三反相器、第二延遲器及第一反相器連接至輸入 信號源；第二上拉PMOS晶體管，漏極接第一上拉PMOS晶體管源極、源極 接第一電壓源、體電極接源極、柵極接上拉電路控制子電路的輸出端。
所述第一延遲器的延遲時間為小于200ps。
所述第二延遲器的延遲時間為小于200ps。所述第一電壓源為輸入輸出電路區(qū)域操作電平。
所述輸入信號源的高電平為核心電路區(qū)域操作電平。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點通過采用控制電路來控
制上拉電路，不會造成上拉電路與下拉電路之間的竟爭，從而帶來以下優(yōu)點
提高了電平轉(zhuǎn)換電路的速度、能夠在較寬工作電壓(即第一電壓源與輸入信 號源的高電平可以有較大電壓差)范圍內(nèi)工作、上拉電路與下拉電路延時小，
具有較小的占空比，比較適合90nm及以下的具有高速、延時小的電路使用。 同時由于上拉與下拉電路之間沒有竟爭，在轉(zhuǎn)換和維持過程中沒有直流通路， 不會造成電流浪費；
上述技術(shù)方案的電平轉(zhuǎn)換電路采用第二延遲器消除了上拉電路與下拉電 路之間的延時，進一步優(yōu)化了占空比。


圖1、圖2是現(xiàn)有技術(shù)的電平轉(zhuǎn)換電路；
圖3是本發(fā)明的一個實施例的電平轉(zhuǎn)換電路；
圖4是本發(fā)明的圖3所示輸入信號源、電平轉(zhuǎn)換電路的輸出端以及上拉 電路控制子電路輸出端的調(diào)制脈沖信號；
圖5是采用本發(fā)明的電平轉(zhuǎn)換電路在一種條件下輸出的調(diào)制脈沖信號；
圖6是采用本發(fā)明的電平轉(zhuǎn)換電路輸入信號源的信號；
圖7是采用本發(fā)明的電平轉(zhuǎn)換電路在輸入信號源為圖6情況下輸出的調(diào) 制脈沖信號。
具體實施例方式
本發(fā)明提供一種電平轉(zhuǎn)換電路，通過采用控制電路來控制上拉電路，使 得在輸入信號源從低電平變?yōu)楦唠娖綍r刻，上拉電路保持關(guān)閉，不會造成上拉電路與下拉電路之間的竟爭。
本發(fā)明首先提供一種電平轉(zhuǎn)換電路，包括上拉電路，連接至第一電壓
源；下拉電路，連接至上拉電路及接地端之間，還連接至輸入信號源，所述 上拉電路與下拉電路的共同作用使電平轉(zhuǎn)換電路的輸出信號為高電平為第一 電壓源值低電平為零的調(diào)制脈沖信號；節(jié)點，位于上拉電路與下拉電路連結(jié) 處，還包括控制電路，進一步包括第二反相器， 一個輸入端連接至節(jié)點、 另一輸入端連接至第一電壓源，用于將節(jié)點電平反相，反相后節(jié)點電平作為 電平轉(zhuǎn)換電路的輸出信號；第一延遲器，連接至第二反相器，用于將反相后 的節(jié)點電平延遲；上拉電路控制子電路，第一輸入端連接至第一延遲器、第 二輸入端連接至第一電壓源、第三輸入端連接輸入信號源的反相信號，輸出 端連接至上拉電路，所述上拉電路控制子電路用于在輸入信號源為由低電平 變?yōu)楦唠娖綍r刻關(guān)斷上拉電路。
下面參照附圖加以說明。參照附圖3,給出本發(fā)明的實施例的電平轉(zhuǎn)換電 路300,包括
上拉電路32,連接至第一電壓源VDDH,所述第一電壓源VDDH為輸入 輸出(I/O)電路區(qū)域操作電壓。
下拉電路31,連接至上拉電路32及接地端GND之間，所述上拉電路32 與下拉電路31的共同作用使電平轉(zhuǎn)換電路300的輸出信號為高電平為第一電 壓源值低電平為零的調(diào)制脈沖信號。
所述下拉電路31依次經(jīng)過第三反相器INV2、第二延遲器Delay2及第一 反相器INV1連接至輸入信號源Input,所述輸入信號源Input為調(diào)制脈沖信號， 其高電平為核心電路(Core)區(qū)域的操作電平，低電平為0V,所述第二延遲 器Delay2的延遲時間為小于200ps;所述第一反相器INV1用于對輸入信號源 Input電平進行反相；第二延遲器Delay2用于將反相后的輸入信號源Input信號進行延遲；所述第三反相器INV2用于將延遲的反相輸入信號源Input進行 反相。
節(jié)點A，位于上拉電路32與下拉電路31連結(jié)處。
控制電路33, —個輸入端連接至第一電壓源VDDH、另一輸入端經(jīng)過第 一反相器INV1連接至輸入信號源Input、控制端連接至節(jié)點A與上拉電路32, 用于控制上拉電路32。
所述電平轉(zhuǎn)換電路300的控制電路33進一步包括
第二反相器332, —個輸入端連接至節(jié)點A、另一輸入端連接至第一電壓 源VDDH，用于將節(jié)點A電平反相，反相后節(jié)點A電平作為電平轉(zhuǎn)換電路300 的車命出端Output。
第一延遲器Delayl,連接至第二反相器332,用于將經(jīng)反相后的節(jié)點A 電平延遲，所述第一延遲器Delayl的延遲時間為小于200ps。
上拉電路控制子電路331,第一輸入端連接至第一延遲器Delayl、第二輸 入端連接至第一電壓源VDDH、第三輸入端連接至輸入信號源Input的反相信 號，輸出端連接至上拉電路32,所述上拉電路控制子電路用于在輸入信號源 Input為由低電平0變?yōu)楦唠娖?時刻關(guān)斷上拉電路32,防止上拉電路32與 下拉電路31之間竟爭。
所述控制電路33進一步還包括
第一 PMOS晶體管M5 ，源極與第 一 電壓源VDDH相連、漏極與上拉電 路32相連、柵極與節(jié)點A相連，用于穩(wěn)定上拉電路控制子電路331的輸出端 的電平；
第二 PMOS晶體管M6,源極與第一電壓源VDDH相連、漏極與節(jié)點A 相連、柵極連接至電平轉(zhuǎn)換電路300的輸出端Output,用于穩(wěn)定節(jié)點A電平。
ii所述控制電路33的上拉電路控制子電路331進一步包括
第一NMOS晶體管M12,源極接地端GND、柵極經(jīng)第一反相器INV1連 接至輸入信號源Input;
第二 NMOS晶體管Mil,源極接第一 NMOS晶體管M12漏極、柵極經(jīng) 第一反相器INV1連接至輸入信號源Input,所述上拉電路控制子電路331的 第二 NMOS晶體管Mil為本征MOS晶體管，其閾值電壓為小于零，用于對 第一 NMOS晶體管M12進行過壓保護；
第三NMOS晶體管M10,源極接第二 NMOS晶體管Mil漏極、柵極連 接至第一延遲器Delayl,所述第一 NMOS晶體管M12、第二 NMOS晶體管 Mll、第三NMOS晶體管M10體電極接地端GND;
第三PMOS晶體管M9,漏極接第三NMOS晶體管M10的漏極并引出作 為上拉電路控制子電路331的輸出端BCV連接至上拉電路32、源極連接至第 一電壓源VDDH、柵極連接至第 一延遲器Delayl 。
所述下拉電路31包括
第一下拉NMOS晶體管M2,源極接地、柵極依次經(jīng)過第三反相器INV2、 第二延遲器Delay2及第一反相器INVl連接至輸入信號源Input;
第二下拉NMOS晶體管Ml,源極4妄第一下拉NMOS晶體管M2漏極、 漏極接節(jié)點A、柵極依次經(jīng)過第三反相器INV2、第二延遲器Delay2及第一反 相器INVl連接至輸入信號源Input,所述第一下拉NMOS晶體管M2、第二 下拉NMOS晶體管Ml體電極4妄地端GND。
第一下拉NMOS晶體管M2位于核心電路(Core)區(qū)域，在90nm工藝 中，閾值電壓約為0.2V,柵介質(zhì)層比較薄，耐壓能力較差。所述第二下拉NMOS 晶體管M1為本征MOS管，閾值電壓為小于零，柵介質(zhì)層比較厚，耐壓能力 較強，與第一下拉NMOS晶體管M2串聯(lián)，用于對第一下拉NMOS晶體管M2進行過壓保護。同時，由于第二下拉NMOS晶體管Ml閾值電壓小于零， 容易漏電，與第一下拉NMOS晶體管M2串聯(lián)，可以防止第二下拉NMOS晶 體管Ml漏電。
所述上拉電路32包括
第一上拉PMOS晶體管M3,漏極接節(jié)點A、體電極接第一電壓源VDDH、 柵極依次經(jīng)過第三反相器INV2、第二延遲器Delay2及第一反相器INV1連接 至車lr入信號源Input;
第二上拉PMOS晶體管M4,漏極接第一上拉PMOS晶體管M3源極、 源極接第一電壓源VDDH、體電極接源極、柵極接上拉電路控制子電路331 的由第三NMOS晶體管M10漏極和第三PMOS晶體管M9漏極引出的輸出端 BCV，如圖3中所示的相同標號BCV表示相連。
本實施例中的上拉電路32中的晶體管均在輸入輸出(I/O)電路區(qū)域操作 電壓下工作，控制電路33中除了第一NMOS晶體管M12其余器件均在輸入 輸出(I/O)電路區(qū)域操作電壓下工作。下拉電路中第一反相器INV1、第二延 遲器Delay2、第三反相器INV2均在核心電路(I/O )區(qū)域操作電平下工作。
本實施例中，第二反相器332由NMOS晶體管M8和PMOS晶體管M7 構(gòu)成，具體結(jié)構(gòu)如圖3所示，NMOS晶體管M8的源極接地、體電極接源極、 柵極連接至PMOS晶體管M7柵極并與節(jié)點A相連，NMOS晶體管M8的漏 極連接至PMOS晶體管M7的漏極并輸出至第一延遲器Delayl, PMOS晶體 管M7源極接第一電壓源VDDH。
本實施例的電平轉(zhuǎn)換電路300具體工作過程如下
本實施例中假設(shè)VDDH為3.3V,輸入信號源Input為高電平為1.0V的調(diào) 制脈沖信號，經(jīng)過轉(zhuǎn)換后輸出端Output輸出為高電平為3.3V的調(diào)制脈沖信號。 在輸入信號源Input為0電平時候，經(jīng)過第一反相器INV1輸入上拉電路
13控制子電路331的第一 NMOS晶體管M12和第一 NMOS晶體管Mil的柵極 使其導(dǎo)通，B點電平被拉至O電平。
同時，輸入信號源Input經(jīng)過第一反相器INV1 、第二延遲器Delay2和第 三反相器INV2之后，輸入第一下拉NMOS晶體管M2、第二下拉NMOS晶 體管Ml和第一上拉PMOS晶體管M3柵極，此時只有第一上拉PMOS晶體 管M3導(dǎo)通，節(jié)點A電平此時為高電平(3.3V),經(jīng)過第二反相器332變?yōu)榈?電平0，此時電平轉(zhuǎn)換電路300的輸出端Output輸出0，然后經(jīng)過第一延遲器 Delayl延遲并輸入上拉電鴻、控制子電路331的第三NMOS晶體管M10和第 三PMOS晶體管M9的柵極并使第三PMOS晶體管M9導(dǎo)通，上拉電路控制 子電路331的輸出端BCV電平被上拉至3.3V,關(guān)閉第二上拉PMOS晶體管 M4。
當輸入信號源Input由0電平升為高電平1 ( 1.0V)時候，經(jīng)過第一反相 器INV1輸入上拉電路控制子電路331的第一 NMOS晶體管M12和第一 NMOS晶體管Mil的柵極使其關(guān)閉，在輸入信號源Input由0電平升為高電 平1 ( 1.0V)瞬間，B點電平依然保持為0。
同時，輸入信號源Input經(jīng)過第 一反相器INV1 、第二延遲器Delay2和第 三反相器INV2之后，輸入第一下拉NMOS晶體管M2、第二下拉NMOS晶 體管Ml和第一上拉PMOS晶體管M3柵極，此時第一下拉NMOS晶體管 M2和第二下拉NMOS晶體管Ml導(dǎo)通，節(jié)點A電平此時為低電平0,經(jīng)過第 二反相器332變?yōu)楦唠娖? (3.3V),此時電平轉(zhuǎn)換電路300的輸出端Output 輸出高電平1 (3.3V),然后經(jīng)過第一延遲器Delayl延遲并輸入上拉電路控制 子電路331的第三NMOS晶體管M10和第三PMOS晶體管M9的柵極并使第 三NMOS晶體管M10導(dǎo)通，第三PMOS晶體管M9關(guān)閉，因為此時第一NMOS 晶體管M12和第一 NMOS晶體管Mil也被關(guān)閉，所以上拉電路控制子電路 331的輸出端BCV電平浮動(floating)。由于節(jié)點A電平為低電平0，使第一PMOS晶體管M5導(dǎo)通且使第二上拉PMOS晶體管M4柵極電平被拉高，上 拉電路控制子電路331的輸出端BCV電平被拉高至3.3V。
在節(jié)點A電平尚未達到高電平1 (3.3V)時刻，第三NMOS晶體管MIO 和第三PMOS晶體管M9可能同時打開，本實施例通過采用第一延遲器Delayl 使上拉電路控制子電路331的輸出端BCV在一定時間內(nèi)保持為低電平，防止 出現(xiàn)邏輯錯誤。
在輸入信號源I叩ut為高電平1 ( 1.0V)時刻，第三PMOS晶體管M9關(guān) 閉，第一 NMOS晶體管M12和第一 NMOS晶體管Mil關(guān)閉，只有第三NMOS 晶體管M10導(dǎo)通，此時上拉電路控制子電路331的輸出端BCV電平為浮動
(floating ),通過第一 PMOS晶體管M5將上拉電路控制子電路331的輸出端 BCV電平穩(wěn)定為高電平(3.3V)。在輸入信號源Input為低電平時刻，第一下 拉NMOS晶體管M2和第二下拉NMOS晶體管Ml關(guān)閉，第 一上拉PMOS晶 體管M3導(dǎo)通，第二上拉PMOS晶體管M4關(guān)閉，此時節(jié)點A電平浮動
(floating),第二PMOS晶體管M6導(dǎo)通，把節(jié)點A電平穩(wěn)定為高電平3.3V。 當輸入信號源Input由高電平1 ( 1.0V)變?yōu)?電平時候，經(jīng)過第一反相 器INV1輸入上拉電路控制子電路331的第一 NMOS晶體管M12和第一 NMOS晶體管Mil的柵極使其導(dǎo)通，B點電平被拉至0電平，由于第三NMOS 晶體管M10打開，上拉電路控制子電路331的輸出端BCV電平為0。
同時，輸入信號源Input經(jīng)過第 一反相器INV1 、第二延遲器Delay2和第 三反相器INV2之后，輸入第一下拉NMOS晶體管M2、第二下拉NMOS晶 體管Ml和第一上拉PMOS晶體管M3柵極，此時只有第一上拉PMOS晶體 管M3導(dǎo)通，節(jié)點A電平此時為高電平(3.3V),經(jīng)過第二反相器332變?yōu)榈?電平O,此時電平轉(zhuǎn)換電路300的輸出端Output輸出0,然后經(jīng)過第一延遲器 Delayl延遲并輸入上拉電路控制子電路331的笫三NMOS晶體管M10和第 三PMOS晶體管M9的柵極并使第三PMOS晶體管M9導(dǎo)通，上拉電路控制子電路331的輸出端BCV電平被上拉至3.3V，關(guān)閉第二上拉PMOS晶體管 M4,第二上拉PMOS晶體管M4關(guān)閉之后，節(jié)點A電平為浮動，反相器331 與第二 PMOS晶體管M6反饋將節(jié)點A電平穩(wěn)定為高電平(3.3V )。
圖4分別給出圖3所示電平轉(zhuǎn)換電路300的輸入信號源Input、輸出端 Output以及上拉電路控制子電路331輸出端BCV的調(diào)制脈沖信號。
本實施例通過采用控制電路來控制上拉電路，使得在輸入信號源I叩ut從 高電平O變?yōu)榈碗娖?時刻上拉電路32保持關(guān)閉，不會造成上拉電路32與 下拉電路31之間的竟爭，從而帶來以下優(yōu)點提高了電平轉(zhuǎn)換電路的速度、 能夠在較寬工作電壓(即第一電壓源與輸入信號源的高電平可以有較大電壓 差)范圍內(nèi)工作、上拉電路與下拉電路延時小，輸入輸出占空比變化較小， 比較適合90nm及以下的具有高速、延時小的電路使用。同時由于上拉與下拉 電路之間沒有竟爭，在轉(zhuǎn)換和維持過程中沒有直流通路，不會造成電流浪費。
本實施例中采用第二延遲器將反相的輸入信號源電平進行延遲，進一步 調(diào)整了延時，優(yōu)化了占空比。
參照附圖5，給出在高頻(2GHZ)下，輸入信號源為高電平為0.8V的矩 形波，第一電壓源為3.63V情況下，采用本發(fā)明的電平轉(zhuǎn)換電路輸出的電平 波形，圖中虛線為輸入信號源波形，實線為電平轉(zhuǎn)換電路輸出端輸出調(diào)制脈 沖信號，計算得到輸入信號源占空比(cycleduty)為52%,經(jīng)過電平轉(zhuǎn)換電 路輸出的調(diào)制脈沖信號占空比為59%,占空比變化了7%,變化較小。
參照附圖6,給出在低頻(500MHZ)下輸入信號源的高電平為1.2V的 調(diào)制脈沖信號，在第一電壓源為高電平3.3V情況下，采用本發(fā)明的電平轉(zhuǎn)換 電路輸出進行電平轉(zhuǎn)換，圖7給出采用本發(fā)明的電平轉(zhuǎn)換電路在輸入信號源 為圖6情況下輸出的調(diào)制脈沖信號，計算得到輸入信號源占空比(cycle duty) 為50.5%,經(jīng)過電平轉(zhuǎn)換電路輸出的調(diào)制脈沖信號占空比為50.35%,占空比 變化了 0.15%,變化非常小。雖然本發(fā)明己以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改， 因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。
權(quán)利要求
1. 一種電平轉(zhuǎn)換電路，包括 上拉電路，連接至第一電壓源；下拉電路，連接至上拉電路及接地端之間，還連接至輸入信號源，所述上 拉電路與下拉電路的共同作用使電平轉(zhuǎn)換電路的輸出信號為高電平為第一電 壓源值低電平為零的調(diào)制脈沖信號；節(jié)點，位于上拉電路與下拉電路連結(jié)處，其特征在于，還包括控制電路，進一步包括第二反相器， 一個輸入端連接至節(jié)點、另一輸入端連接至第一電壓源，用 于將節(jié)點電平反相，反相后節(jié)點電平作為電平轉(zhuǎn)換電路的輸出信號； 第一延遲器，連接至第二反相器，用于將反相后的節(jié)點電平延遲； 上拉電路控制子電路，第一輸入端連接至第一延遲器、第二輸入端連接至 第一電壓源、第三輸入端連接至輸入信號源的反相信號，輸出端連接至上拉 電路，所述上拉電路控制子電路用于在輸入信號源為由低電平變?yōu)楦唠娖綍r 刻關(guān)斷上拉電路。
2. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述控制電路還包括 第一PMOS晶體管，源極與第一電壓源相連、漏極與上拉電路相連、柵極與節(jié)點相連，用于穩(wěn)定上拉電路控制子電路的輸出端的電平；第二PMOS晶體管，源極與第一電壓源相連、漏極與節(jié)點相連、柵極連接 至電平轉(zhuǎn)換電路的輸出信號，用于穩(wěn)定節(jié)點電平。
3. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述上拉電路控制子 電^各包4舌第一 NMOS晶體管，源極接地端、柵極經(jīng)第一反相器連接至輸入信號源； 第二NMOS晶體管，源極接第一NMOS晶體管漏極、柵極經(jīng)第一反相器連接至輸入信號源；第三NMOS晶體管，源極接第二NMOS晶體管漏極、柵極連接至第一延 遲器，所述第一、第二、第三NMOS晶體管體電極接地端；第三PMOS晶體管，漏極接第三NMOS晶體管的漏極并引出作為上拉電 路控制子電路的輸出端連接至上拉電路、源極連接至第一電壓源、柵極連接 至第一延遲器。
4. 根據(jù)權(quán)利要求3所述的電平轉(zhuǎn)換電路，其特征在于，所述上拉電路控制子 電路的第二NMOS晶體管閾值電壓為小于零。
5. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述下拉電路依次經(jīng) 過第三反相器、第二延遲器及第一反相器連接至輸入信號源；所述第一反 相器用于對輸入信號源的電平進行反相；第二延遲器用于將反相后的輸入 信號源的電平進行延遲；所述第三反相器用于將延遲的反相輸入信號源的 電平進行反相。
6. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述下拉電路包括 第一下拉NMOS晶體管，源極接地、柵極依次經(jīng)過第三反相器、第二延遲器及第 一反相器連接至輸入信號源；第二下拉NMOS晶體管，源極接第 一下拉NMOS晶體管漏極、漏極接節(jié) 點、柵極依次經(jīng)過第三反相器、第二延遲器及第一反相器連接至輸入信號源， 所述第一、第二下拉NMOS晶體管體電極接地端。
7. 根據(jù)權(quán)利要求6所述的電平轉(zhuǎn)換電路，其特征在于，所述第二下拉NMOS 晶體管閣值電壓為小于零。
8. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述上拉電路包括 第一上拉PMOS晶體管，漏極接節(jié)點、體電極接第一電壓源、柵極依次經(jīng)過第三反相器、第二延遲器及第 一反相器連接至輸入信號源；第二上拉PMOS晶體管，漏極接第一上拉PMOS晶體管源極、源極接第一電壓源、體電極接源極、柵極接上拉電路控制子電路的輸出端。
9. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第一延遲器的延遲時間為小于200ps。
10. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第二延遲器的延 遲時間為小于200ps。
11. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第一電壓源為輸 入輸出電路區(qū)域操作電平。
12. 根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述輸入信號源的高 電平為核心電路區(qū)域操作電平。
全文摘要
一種電平轉(zhuǎn)換電路，通過采用控制電路來控制上拉電路，使得在輸入信號源從低電平變?yōu)楦唠娖綍r刻，上拉電路保持關(guān)閉，不會造成上拉電路與下拉電路之間的競爭，從而帶來以下優(yōu)點提高了電平轉(zhuǎn)換電路的速度、能夠在較寬工作電壓(即第一電壓源與輸入信號源的高電平可以有較大電壓差)范圍內(nèi)工作、上拉電路與下拉電路延時小，具有較小的占空比，比較適合90nm及以下的具有高速、延時小的電路使用。同時由于上拉與下拉電路之間沒有競爭，在轉(zhuǎn)換和維持過程中沒有直流通路，不會造成電流浪費；同時本發(fā)明的電平轉(zhuǎn)換電路采用第二延遲器補償了上拉電路與下拉電路之間的延時，優(yōu)化了占空比。
文檔編號H03K19/00GK101312342SQ20071004109
公開日2008年11月26日 申請日期2007年5月23日 優(yōu)先權(quán)日2007年5月23日
發(fā)明者林慶龍, 符志崗 申請人:中芯國際集成電路制造(上海)有限公司