專利名稱：數(shù)字dll電路的制作方法
技術領域：
本發(fā)明涉及數(shù)字DLL (Delay Locked Loop,延遲鎖定環(huán))電路。
背景技術：
最近，在民用設備或高級的通信設備等領域，針對半導體存儲器的接口正從以與時鐘信號同倍率的速度進行動作的SDR (Single Data Rate,單數(shù)據(jù)速率)方式向以時鐘信號的倍速速度進行動作的DDR (Double DataRate,雙數(shù)據(jù)速率)方式轉變。在DDR方式的存儲器接口中，由于利用時鐘信號的上升沿和下降沿來獲取讀數(shù)據(jù)，因此需要用于使時鐘信號的上升沿或下降沿與數(shù)據(jù)的確定部分對齊的嚴格的延遲附加電路。作為這種嚴格的延遲附加電路中的一種，有數(shù)字DLL電路。
圖23是表示以往的數(shù)字DLL電路的結構。如圖23所示，以往的數(shù)字DLL電路具有分別獨立的基準延遲決定電路1和延遲輸出電路2?；鶞恃舆t決定電路1在改變延遲線單元3中供信號通過的延遲線的數(shù)目的情況下，通過相位比較/基準延遲值決定電路4對作為延遲測量對象的時鐘信號(下面稱為延遲測量時鐘信號)通過延遲線單元3之前和通過之后的相位進行比較，以決定基準延遲值。該基準延遲值作為被數(shù)字化的以預定的幾個位表示的值被傳遞給多個延遲輸出電路2。
延遲輸出電路2通過最終延遲值決定電路5基于從基準延遲決定電路1傳來的基準延遲值和從外部設定的延遲角度來決定最終的延遲值，并將該最終的延遲值設定到延遲輸出電路2的延遲線單元6中。由此，在讀數(shù)據(jù)時，通過了延遲輸出電路2的延遲線單元6的數(shù)據(jù)選通脈沖(DQS)信號如下面所述被附加例如90度的延遲。
圖24是說明一般的基于相位比較的延遲測量法的原理的圖，圖25是表示測量延遲時的波形的圖。如圖24所示，在相位比較法中，在改變延遲線單元7中供延遲測量時鐘信號通過的延遲線8的數(shù)目的情況下，通過 相位比較電路9對沒有通過延遲線單元7的延遲測量時鐘信號的相位和由 于通過延遲線單元7而被延遲的延遲測量時鐘信號(下面稱為延遲時鐘信 號)的相位進行比較。
如圖25所示，進行相位比較的結果，如果在延遲測量時鐘信號11的 被延遲一個周期的上升沿處，如果延遲時鐘信號12的值是H (高)電平 則延遲不足，如果延遲時鐘信號14的值是L (低)電平則延遲過多。如果 延遲最合適，則延遲測量時鐘信號11的上升沿就會與延遲時鐘信號13的 變化點重疊。
在相位比較電路具有利用觸發(fā)器與延遲測量時鐘信號的上升沿同步地 鎖存延遲時鐘信號的狀態(tài)并確認此時的延遲時鐘信號的值的電路結構的情 況下，當延遲最合適時，被觸發(fā)器鎖存的值不固定(H電平或者L電 平)。因此，通常在將延遲線的數(shù)目設為[m—l]個、m個、[m+l]個三 種，并對每一數(shù)目下的延遲測量時鐘信號和延遲時鐘信號的相位進行比 較，然后基于由此得到的三個值來求出進行最合適的延遲所需的延遲線的 數(shù)目。
圖26是表示一般的DDR方式的存儲器接口中的存儲器讀出時的時序 圖。當基于作為從存儲器輸出的存儲器存取信號的數(shù)據(jù)選通信號而獲取讀 數(shù)據(jù)時，為了可靠地獲取該讀數(shù)據(jù)而向數(shù)據(jù)選通信號附加延遲，數(shù)字DLL 電路即被用來附加這種延遲。在理想的情況下，如在圖26中以"數(shù)據(jù)輸 出"和"DQS的相位被偏移90度后"所示的那樣，對數(shù)據(jù)選通信號附加 90度延遲后的定時即為數(shù)據(jù)確定區(qū)域的中心點，因此是優(yōu)選的。
附加延遲測量時鐘信號的一個周期、即360度的延遲所需的延遲線的 數(shù)目通過基于上述的相位比較的測量來求得。數(shù)據(jù)選通信號的周期與延遲 測量時鐘信號的周期相同，因此用于在數(shù)據(jù)選通信號上附加90度延遲的 值為用于在延遲測量時鐘信號上附加360度延遲的值的1/4。具體而言， 例如在為了制造360度的延遲而需要256個延遲線的情況下，為了制造90 度的延遲而需要作為其l/4的64個延遲線。
另外，在DDR方式的存儲器接口中，如果數(shù)據(jù)選通信號的相位偏移180度以上，就會變?yōu)樵跁r鐘選通信號的下一個邊沿被獲取的數(shù)據(jù)區(qū)域， 因此并不對數(shù)據(jù)選通信號附加180度以上的延遲。因此，如圖23所示， 延遲輸出電路2的延遲線單元6中的延遲線的數(shù)目只要取基準延遲決定電 路1的延遲線單元3中的延遲線的數(shù)目(360度的量)的一半就足以。
然而，用于生成具有與基本時鐘相同周期的多個延遲時鐘的時鐘生成 電路已被公知。該延遲時鐘生成電路包括將基本時鐘依次延遲的級聯(lián)連 接的n (n為大于等于2的整數(shù))級延遲電路；對基于第n級延遲電路的延 遲時鐘和基本時鐘的相位進行比較的相位比較電路；以及基于相位比較結 果來產(chǎn)生使來自第n級延遲電路的延遲時鐘與基本時鐘的相位同步的延遲 值、并根據(jù)延遲值來控制n級延遲電路的每一級的延遲量的延遲控制電 路。
專利文獻1:日本專利文獻特開平8-321753號公報。

發(fā)明內(nèi)容
但是，在以往的數(shù)字DLL電路中，基準延遲決定電路和延遲輸出電路 被單獨設置，因此會產(chǎn)生如下的各種問題。兩個電路有時會在制造時的工 藝條件或者實際使用時的溫度或電壓的條件上產(chǎn)生偏差，從而不能在延遲 輸出電路中正確地制造出由基準延遲決定電路通過延遲測量而決定的延 遲。另外，由于基準延遲決定電路和延遲輸出電路分別具有延遲線，因此 電路規(guī)模變大。并且，當DLL電路的規(guī)模變大時，功耗就會增大。另外， 在延遲輸出電路正對數(shù)據(jù)選通信號附加延遲時，如果其延遲值被更新，則 會引起誤動作。
本發(fā)明就是鑒于上述問題而完成的，其目的在于，提供一種能夠正確 地制造延遲的數(shù)字DLL電路。另外，本發(fā)明的目的還在于，提供一種縮小 電路規(guī)模以能夠降低功耗的數(shù)字DLL電路。并且，本發(fā)明的目的還在于， 提供一種能夠避免由于延遲值被更新而引起的誤動作的數(shù)字DLL電路。
為了解決上述問題并實現(xiàn)發(fā)明目的，本發(fā)明的特征在于，共用為了測 量基準延遲值而使作為延遲測量對象的延遲測量時鐘信號通過的延遲線和 在存儲器讀出時為了向作為存儲器存取信號的數(shù)據(jù)選通信號附加預定的延遲而使數(shù)據(jù)選通信號通過的延遲線，并具有以擇一的方式選擇延遲測量時 鐘信號或數(shù)據(jù)選通信號而輸入給該延遲線的選擇器。并且具有存儲在測量 基準延遲值的延遲測量模式以及在向數(shù)據(jù)選通信號附加延遲的延遲生成模 式下分別被使用的數(shù)字數(shù)據(jù)的數(shù)據(jù)存儲區(qū)域，并由存儲存取控制器基于該 數(shù)據(jù)存儲區(qū)域的存儲值進行選擇器的切換。
根據(jù)本發(fā)明，由于使用相同的延遲線進行基準值的測量和向數(shù)據(jù)選通 信號附加的延遲的生成，因此制造時的工藝條件或者實際使用時的溫度或 電壓條件不會發(fā)生偏差。另外，由于不需要分別單獨設置用于測量基準延 遲值的延遲線和用于生成向數(shù)據(jù)選通信號附加的的延遲的延遲線，因此電 路規(guī)模變小，功耗也減少。并且，由于在為了向數(shù)據(jù)選通信號附加延遲而 使用延遲線的期間，不能使用相同的延遲線進行基準延遲值的測量，因此 在向數(shù)據(jù)選通信號附加延遲時延遲值不會被改變。
發(fā)明效果
本發(fā)明的數(shù)字DLL電路可產(chǎn)生能夠正確生成延遲的效果。并且可產(chǎn)生 能夠縮小電路規(guī)模并降低功耗的效果。而且可產(chǎn)生能夠避免由于延遲值被 更新而引起的誤動作的效果。


圖l是表示本發(fā)明的數(shù)字DLL電路的實施例的結構的圖； 圖2是表示本發(fā)明實施例中的延遲值更新電路的結構的圖； 圖3是表示本發(fā)明實施例中的相位比較電路的結構的圖4是表示基于數(shù)字選通信號來測量延遲時的波形的圖5是表示延遲值決定電路的結構的圖6是表示數(shù)據(jù)存儲區(qū)域的結構的圖7是表示基準延遲值更新關聯(lián)寄存器組的結構的圖8是表示更新閾值設定寄存器的結構的圖9是表示更新結果繼續(xù)實施設定寄存器的結構的圖IO是表示更新發(fā)生以及特定碼轉變發(fā)生寄存器的結構的圖11是表示更新發(fā)生以及特定碼轉變發(fā)生屏蔽寄存器的結構的圖；圖12是表示特定碼轉變中斷設定寄存器的結構的圖； 圖13是表示更新方法選擇寄存器的結構的圖； 圖14是表示更新有效期間設定寄存器的結構的圖； 圖15是表示更新計數(shù)器復位值設定寄存器的結構的圖； 圖16是表示實際延遲量關聯(lián)寄存器組的結構的圖； 圖17是表示數(shù)據(jù)選通信號延遲量設定寄存器的結構的圖； 圖18是表示本發(fā)明的數(shù)字DLL電路的設置處理步驟的流程圖； 圖19是表示DDR式存儲器接口的結構的圖； 圖20是表示DDR式存儲器接口的存儲器讀出時的時序圖； 圖21是表示本發(fā)明的數(shù)字DLL電路的輸入信號的切換定時的圖； 圖22是表示本發(fā)明的數(shù)字DLL電路的基準延遲值更新處理步驟的流 程圖23是表示以往的數(shù)字DLL電路的結構的圖24是說明基于相位比較的延遲測量法的原理的圖25是表示基于相位比較來測量延遲時的波形的圖26是表示DDR式存儲器接口中的存儲器讀出時的時序圖。
標號說明
21選擇器
22， 23延遲線
24相位比較/延遲值決定/數(shù)據(jù)存儲部
71更新閾值設定寄存器
72更新結果繼續(xù)實施設定寄存器
84基于數(shù)據(jù)選通信號測量延遲量時的設定延遲值存儲寄存器
85基于延遲測量時鐘信號測量延遲量時的設定延遲值存儲寄存器
具體實施例方式
下面，基于附圖對本發(fā)明的數(shù)字DLL電路的實施例進行詳細的說明。 本發(fā)明并不受該實施例的限定。 (數(shù)字DLL電路的整體結構)圖1是表示本發(fā)明的數(shù)字DLL電路的實施例的結構的圖。如圖1所 示，實施例的數(shù)字DLL電路例如包括選擇器21、由延遲線22和23構成 的延遲線單元、以及相位比較/延遲值決定/數(shù)據(jù)存儲部24。選擇器21基于 從圖中沒有示出的存儲存取控制器提供而來的輸入選擇信號，在延遲測量 模式時選擇作為延遲測量對象的延遲測量時鐘信號，在延遲生成模式時選 擇數(shù)據(jù)選通信號。
這里，延遲測量模式是指進行基準延遲值的測量的模式，延遲生成模 式是指在存儲器存取時對數(shù)據(jù)選通信號附加例如90度的延遲的模式。通 過選擇器21選擇的信號被輸入給延遲線22、 23。延遲線22、 23將在選擇 器21的輸出信號上附加延遲而得的信號輸出給相位比較/延遲值決定/數(shù)據(jù) 存儲部24，并且在延遲生成模式時作為在數(shù)據(jù)選通信號上附加了期望的延 遲的DQS延遲輸出信號而輸出給圖中沒有示出的DDR式存儲器接口 。
通過從相位比較/延遲值決定/數(shù)據(jù)存儲部24輸出的延遲值選擇信號 (延遲測量模式時)或者決定延遲值設定信號(延遲生成模式時)來控制 延遲線單元中供選擇器21的輸出信號通過的延遲線的數(shù)目、即向選擇器 21的輸出信號附加的延遲。如此，實施例的數(shù)字DLL電路被構成為在延 遲測量模式和延遲生成模式下使用相同的延遲線22、 23的結構。
相位比較/延遲值決定/數(shù)據(jù)存儲部24在延遲測量模式時被輸入沒有通 過延遲線22、 23的延遲測量時鐘信號以及通過了延遲線22、 23的延遲時 鐘信號。相位比較/延遲值決定/數(shù)據(jù)存儲部24的相位比較電路在延遲測量 模式時對延遲測量時鐘信號的相位和延遲時鐘信號的相位進行比較。基于 該比較結果來決定或更新基準延遲值。
此時的延遲測量法由于與參考圖24和圖25來說明的以往的基于相位 比較的延遲測量法相同，因此省略詳細的說明。關于用于更新基準延遲值 的結構和方法的詳細內(nèi)容，將在后面的"(相位比較/延遲值決定/數(shù)據(jù)存 儲部的結構)"中進行說明。
另外，相位比較/延遲值決定/數(shù)據(jù)存儲部24在延遲生成模式時被輸入 沒有通過延遲線22、 23的延遲測量時鐘信號和通過延遲線22、 23而被延 遲了的數(shù)據(jù)選通信號(下面稱為延遲數(shù)據(jù)選通信號)。相位比較/延遲值決
9定/數(shù)據(jù)存儲部24的相位比較電路在延遲生成模式時對延遲數(shù)據(jù)選通信號 的下降沿的相位和延遲測量時鐘信號的下降沿的相位進行比較?；谠摫?較結果來檢測出延遲值的變動，并更新基準延遲值。
至于對延遲數(shù)據(jù)選通信號的下降沿的相位和延遲測量時鐘信號的下降 沿的相位進行比較的原因，將在后面敘述。另外，關于用于基于數(shù)據(jù)選通 信號來更新基準延遲值的結構和方法的詳細內(nèi)容，將在后面的"相位比較/ 延遲值決定/數(shù)據(jù)存儲部的結構"中進行說明。
另外，延遲線22、 23從外部輸入延遲角度設定信號。相位比較/延遲 值決定/數(shù)據(jù)存儲部24的延遲值決定電路基于從外部設定的延遲角度、以 及基于由相位比較電路進行相位比較的結果而決定或更新的基準延遲值來 決定最終的延遲值，并將所述決定的延遲值設定至延遲線22、 23。
在相位比較/延遲值決定/數(shù)據(jù)存儲部24的數(shù)據(jù)存儲區(qū)域存儲為了切換 延遲測量模式和延遲生成模式而在各個模式下使用的數(shù)字數(shù)據(jù)。關于相位 比較/延遲值決定/數(shù)據(jù)存儲部24的相位比較電路、延遲值決定電路以及數(shù) 據(jù)存儲區(qū)域的各部分的詳細內(nèi)容，將在后面敘述。 (相位比較/延遲值決定/數(shù)據(jù)存儲部的結構)
圖2是表示在本發(fā)明的實施例中在相位比較后對基準延遲值進行更新 的電路的結構的圖。如圖2所示，更新基準延遲值的電路(下面稱為延遲 值更新電路)30例如包括相位比較電路31、增加計數(shù)器32、減少計數(shù)器 33、以及更新比較部34。延遲值更新電路30被包含在相位比較/延遲值決 定/數(shù)據(jù)存儲部24中。
相位比較電路31在延遲測量模式時被輸入延遲測量時鐘信號和延遲時 鐘信號，在延遲生成模式時被輸入延遲測量時鐘信號和延遲數(shù)據(jù)選通信 號。相位比較電路31在對延遲測量時鐘信號的相位和延遲時鐘信號的相 位、或者延遲數(shù)據(jù)選通信號的下降沿的相位和延遲測量時鐘信號的下降沿 的相位進行比較的結果，如果延遲不足，則斷言(assert)向增加計數(shù)器 32提供的增加計數(shù)器啟動信號，如果延遲過多，則斷言向減少計數(shù)器33 提供的減少計數(shù)器啟動信號。
當增加計數(shù)器32和減少計數(shù)器33分別在增加計數(shù)器啟動信號和減少計數(shù)器啟動信號被斷言時，進行向上計數(shù)。增加計數(shù)器32和減少計數(shù)器 33各自的計數(shù)器值被提供給更新比較部34。更新比較部34對增加計數(shù)器 32和減少計數(shù)器33各自的計數(shù)器值和閾值進行比較。
當增加計數(shù)器32的計數(shù)器值超過閾值時，更新比較部34對圖中沒有 示出的存儲器控制器進行用于為增加延時而更新基準延時值的更新通知并 產(chǎn)生中斷。當減少計數(shù)器33的計數(shù)器值超過閾值時，更新比較部34進行 用于為減少延遲而更新基準延遲值的更新通知并產(chǎn)生中斷。
另外，更新比較部在產(chǎn)生中斷的同時向增加計數(shù)器32和減少計數(shù)器 33輸出計數(shù)器清零信號，使各計數(shù)器32、 33的值返回到初始值。當在讀 指令中使用了數(shù)據(jù)選通信號時，由于在該數(shù)據(jù)選通信號上附加延遲而使其 延遲，因此在讀指令結束后進行基準值的更新。
這里，閾值由用戶任意規(guī)定。閾值基于從外部輸入的更新閾值設定信 號而被設定。例如，為了對于變化盡可能迅速地進行控制，也可以使得如 果增加計數(shù)器32或者減少計數(shù)器33的計數(shù)器值達到8，則更新基準延遲 值并更新為新的延遲線數(shù)目。或者，如果不是在環(huán)境方面變化很大的結構 等，則可以使得如果增加計數(shù)器32或者減少計數(shù)器33連續(xù)向上計數(shù)了 1024次，則更新基準延遲值并更新為新的延遲線數(shù)目。
延遲值更新電路30不限于圖2的結構。另外，可以使增加計數(shù)器32 和減少計數(shù)器33不限制期間地持續(xù)計數(shù)，或者在某個固定期間內(nèi)進行計 數(shù)。另外，可以使得當增加計數(shù)器32進行了預定次數(shù)的向上計數(shù)時，使 減少計數(shù)器33的計數(shù)器值返回為初始值，當減少計數(shù)器33進行了預定次 數(shù)的向上計數(shù)時，使增加計數(shù)器32的計數(shù)器值返回為初始值，或者也可 以使得任意計數(shù)器在另一計數(shù)器進行了向上計數(shù)時都不返回到初始值。通 過后述的各種寄存器的設定也能夠選擇任一結構。
并且，可以通過共用的計數(shù)器構成增加計數(shù)器32和減少計數(shù)器33。 此時，可以如下構成，即在增加計數(shù)器啟動信號被持續(xù)斷言的期間持續(xù) 向上計數(shù)，如果減少計數(shù)器啟動信號被斷言，則初始化計數(shù)器值并重新開 始向上計數(shù)，并在減少計數(shù)器啟動信號被持續(xù)斷言的期間持續(xù)向上計數(shù)， 如果增加計數(shù)器啟動信號被斷言則初始化計數(shù)器值并重新開始向上計數(shù)。圖3是表示相位比較電路的結構的圖。如圖3所示，相位比較電路31 例如具有三個觸發(fā)器35、 36、 37以及相位比較器38。三個觸發(fā)器35、 36、 37與延遲測量時鐘信號同步地鎖存輸入信號，并將該鎖存的信號輸出 給相位比較器38。與以往相同，相位比較電路31被輸入以某個延遲值被 延遲的信號、以比該延遲值小1的值被延遲的信號、以及以比該延遲值大 1的值被延遲的信號，作為延遲時鐘信號或者延遲數(shù)據(jù)選通信號。
以比某個延遲值小1的值被延遲的信號輸入給第一觸發(fā)器35。以某個 延遲值被延遲的信號輸入給第二觸發(fā)器36。以比某個延遲值大1的值被延 遲的信號輸入給第三觸發(fā)器37。在向三個觸發(fā)器35、 36、 37輸入的信號 是延遲時鐘信號的情況下如下所述。向三個觸發(fā)器35、 36、 37輸入的信 號在延遲不足時全部為H (高)電平，在延遲過多時全部為L (低)電平 (參照圖25)。
另外，在延遲為最合適時，向第一觸發(fā)器35和第三觸發(fā)器37輸入的 信號分別為H (高)電平和L (低)電平，向第二觸發(fā)器36輸入的信號不 固定(參考圖25)。相位比較器38的邏輯結構如下如果三個觸發(fā)器 35、 36、 37的輸出信號全部為H (高)電平，則斷言增加計數(shù)器啟動信 號，如果全部為L (低)電平，則斷言減少計數(shù)器啟動信號，其余情況下 不斷言任何計數(shù)器啟動信號。
另一方面，在向三個觸發(fā)器35、 36、 37輸入的信號為延遲數(shù)據(jù)選通信 號的情況下如下所述。圖4是表示基于數(shù)據(jù)選通信號來測量延遲時的波形 的圖。如圖4所示，數(shù)據(jù)選通信號的半個周期與延遲測量時鐘信號的一個 周期相等。并且，如果延遲值不發(fā)生偏離，則延遲數(shù)據(jù)選通信號的下降沿 與延遲測量時鐘信號的下降沿每隔一個而一致。
對延遲數(shù)據(jù)選通信號的下降沿的相位與延遲測量時鐘信號的下降沿的 相位進行比較的結果，如果延遲數(shù)據(jù)選通信號42的值是L (低)電平則延 遲不夠，如果延遲數(shù)據(jù)選通信號44的值是H (高)電平則延遲過多。如 果延遲為最合適，則延遲測量時鐘信號41的下降沿就會與延遲數(shù)據(jù)選通 信號43的變化點重疊，延遲數(shù)據(jù)選通信號43的值不固定。
因此，在圖3所示的相位比較電路31中，向三個觸發(fā)器35、 36、 37
12輸入的信號在延遲不足時全部為L (低)電平，在延遲過多時全部為H (高)電平。另外，在延遲最合適時，向第一觸發(fā)器35和第三觸發(fā)器37 輸入的信號分別為L (低)電平和H (高)電平，向第二觸發(fā)器36輸入的 信號不固定。
因此，輸入延遲數(shù)據(jù)選通信號時的相位比較器38的邏輯與輸入延遲時 鐘信號時的邏輯相反。相位比較器38例如被構成為根據(jù)向選擇器21輸入 的選擇信號而輸入延遲時鐘信號時的邏輯與輸入延遲數(shù)據(jù)選通信號時的邏 輯被翻轉。例如，延遲時鐘信號從三個觸發(fā)器35、 36、 37直接被輸入給 相位比較器38。延遲數(shù)據(jù)選通信號從三個觸發(fā)器35、 36、 37經(jīng)由反相器 被輸入給相位比較器38。
這樣，通過構成能夠基于數(shù)據(jù)選通信號來更新基準延遲值的結構，即 便在最大猝發(fā)長度的讀出被連續(xù)執(zhí)行并由此用于更新基準延遲值的時間減 少了的情況下也能夠進行基準值的微調。另外，在DDR2方式中，雖能夠 通過Posted CAS (前置CAS)動作連續(xù)地進行數(shù)據(jù)讀出，但在此情況下， 通過更新比較部34產(chǎn)生中斷而使存儲器控制器暫時停止Posted CAS動 作，并在該期間內(nèi)進行基準值的更新。
也可以構成為以下結構，即對基于延遲測量時鐘信號的基準延遲值 的更新條件和基于數(shù)據(jù)選通信號的基準延遲值的更新條件進行單獨管理， 并獨立進行基于各個更新條件的基準延遲值的更新。或者也可以構成為將 兩個更新條件相加來進行基準值的更新的結構。通過后述的各種寄存器的 設定也能選擇任一結構。
圖5是表示延遲值決定電路的結構的圖。如圖5所示，延遲值決定電 路51具有乘法器52。乘法器52對從外部設定的延遲角度和基準延遲值進 行乘法計算，并將該計算結果作為加在數(shù)據(jù)選通信號上的最終的延遲值而 輸出。
圖6是表示數(shù)據(jù)存儲區(qū)域的結構的圖。如圖6所示，數(shù)據(jù)存儲區(qū)域具 有寄存器控制接口電路61和寄存器組62。寄存器控制接口電路61基于內(nèi) 部的寄存器存取信號向寄存器組62輸出地址信號和讀控制信號，并從寄 存器群62讀出相應的數(shù)據(jù)。另外，寄存器控制接口電路61向寄存器組62輸出地址信號、要寫入寄存器組62的數(shù)據(jù)、以及寫控制信號。寄存器組 62中包括后述的基準延遲值更新關聯(lián)寄存器組以及實際延遲量關聯(lián)寄存器 組。
圖7是表示基準延遲值更新關聯(lián)寄存器組的結構的圖。如圖7所示， 基準延遲值更新關聯(lián)寄存器組63包括更新閾值設定寄存器71、更新結果 繼續(xù)實施設定寄存器72、更新發(fā)生以及特定碼轉變發(fā)生寄存器73、更新 發(fā)生以及特定碼轉變發(fā)生屏蔽寄存器74、特定碼轉變中斷設定寄存器 75、更新方法選擇寄存器76、更新有效期間設定寄存器77、以及更新計 數(shù)器復位值設定寄存器78。
圖8是表示更新閾值設定寄存器結構的圖。更新閾值設定寄存器71是 設定與基準延遲值的更新有關的閾值的寄存器，如果增加計數(shù)器32或者 減少計數(shù)器33被進行了若干次更新，則更新閾值設定寄存器71決定是否 進行基準延遲值的更新。例如，如果將進行基準延遲值更新時的計數(shù)器的 更新次數(shù)設為2的[4+更新閾值設定衝次方，則在更新閾值為"0h"的情 況下，當增加計數(shù)器32或者減少計數(shù)器33被更新2的4次方次、即16次 時，基準延遲值被更新。
另外，例如在更新閾值為"ffh"的情況下，當增加計數(shù)器32或者減 少計數(shù)器33被更新2的[4+15]次方次、即524288次時，基準延遲值被更 新。設置了用于延遲測量時鐘信號下的更新的和用于數(shù)據(jù)選通信號下的更 新的兩個更新閾值設定寄存器71，如上所述，在將延遲測量時鐘信號下的 更新條件和數(shù)據(jù)選通信號下的更新條件相加來進行基準延遲值的更新的結 構的情況下，在用于延遲測量時鐘信號下的更新的寄存器和用于數(shù)據(jù)選通 信號下的更新的寄存器兩者中設定相同的值。
圖9是表示更新結果繼續(xù)實施設定寄存器的結構的圖。更新結果繼續(xù) 實施設定寄存器72是關于基準延遲值的更新，設定是否將通過數(shù)據(jù)選通 信號下的數(shù)據(jù)延遲值測量而得的計數(shù)器值和通過延遲測量時鐘信號下的延 遲值測量而得的計數(shù)值相加后與閾值進行比較的寄存器。例如，如果更新 結果繼續(xù)實施設定寄存器72的第0位的值是"1"，則進行相加后進行比 較，如果是"0"則不進行相加，而是在各信號下的基于延遲值測量的計
14數(shù)器值超過閾值時進行基準延遲值的更新。
圖io是表示更新發(fā)生以及特定碼轉變發(fā)生寄存器的結構的圖。更新發(fā)
生以及特定碼轉變發(fā)生寄存器73是用于通知發(fā)生了碼的更新(基準延遲 值的更新)或者向特定碼的轉變(向特定的延遲值的轉變)的寄存器。例 如，更新發(fā)生以及特定碼轉變發(fā)生寄存器73的第0位表示發(fā)生了碼的更 新，第1位表示發(fā)生了向特定碼的轉變。不管哪一個，只要任意現(xiàn)象發(fā) 生，相應位的值就被設定為"1"。
圖ll是表示更新發(fā)生以及特定碼轉變發(fā)生屏蔽寄存器的結構的圖。更 新發(fā)生以及特定碼轉變發(fā)生屏蔽寄存器74是與更新發(fā)生以及特定碼轉變 發(fā)生寄存器73具有相同的位排列的中斷屏蔽寄存器。例如，在更新發(fā)生 以及特定碼轉變發(fā)生屏蔽寄存器74的相應位的值為"1"的情況下，即使 發(fā)生了碼的更新或者向特定碼的轉變，也由于中斷被屏蔽而不產(chǎn)生中斷。
圖12是表示特定碼轉變中斷設定寄存器的結構的圖。特定碼轉變中斷 設定寄存器75是用于設定發(fā)生向特定碼的轉變時的該特定碼的寄存器。 當碼轉變到特定碼轉變中斷設定寄存器75中所設定的值時，更新發(fā)生以 及特定碼轉變發(fā)生寄存器73的碼轉變發(fā)生位(第l位)的值變?yōu)?1"。
圖13是表示更新方法選擇寄存器的結構的圖。更新方法選擇寄存器 76是進行與基準延遲值的更新方法有關的設定的寄存器。更新方法選擇寄 存器76的第0位是用于設定進行基準延遲值更新時的增加計數(shù)器32和減 少計數(shù)器33的有效期間的有無的位，如果其值為"1"則表示存在有效期 間，如果其值為"0"則表示沒有有效期間。在存在有效期間的情況下， 如果在后述的更新有效期間設定寄存器77中設定的有效期間內(nèi)增加計數(shù) 器32或者減少計數(shù)器33的計數(shù)值沒有達到更新閾值，則基準延遲值沒不 被更新，并在更新有效期間期滿之后增加計數(shù)器32和減少計數(shù)器33暫時 被復位。
更新方法選擇寄存器76的第1位是用于決定增加計數(shù)器32和減少計 數(shù)器33的計數(shù)方法的位，如果其值為"1"，則兩個計數(shù)器32、 33分別 進行計數(shù)，如果其值為"0"，則將兩個計數(shù)器32、 33的計數(shù)器值相抵。 更新方法選擇寄存器76的第2位是用于設定增加計數(shù)器32和減少計數(shù)器33的計數(shù)器復位的位，如果其值為"1"則表示在增加計數(shù)器32被更新時 對減少計數(shù)器33進行復位，在減少計數(shù)器33被更新時對增加計數(shù)器32進 行復位。
在進行上述的復位的情況下，直至復位一個計數(shù)器的另一個計數(shù)器的 更新次數(shù)由后述的更新計數(shù)器復位值設定寄存器78設定。如果更新方法 選擇寄存器76的第2位的值為"0"則即使一個計數(shù)器被更新，另一個計 數(shù)器也不被復位。
圖14是表示更新有效期間設定寄存器的結構的圖。更新有效期間設定 寄存器77用于設定進行增加計數(shù)器32和減少計數(shù)器33的更新的有效期 間。例如，當考慮與用于更新基準延遲值的閾值的平衡時，有效期間是2 的[6+更新有效期間設定值]等。
圖15是表示更新計數(shù)器復位值設定寄存器的結構的圖。更新計數(shù)器復 位值設定寄存器78用于設定直至復位一個計數(shù)器的另一個計數(shù)器的更新 次數(shù)。如果增加計數(shù)器32被更新了在更新計數(shù)器復位值設定寄存器78的 設定值上加1的次數(shù)，則減少計數(shù)器33被復位。另外，如果減少計數(shù)器 33被更新了在更新計數(shù)器復位值設定寄存器78的設定值上加1的次數(shù)， 則增加計數(shù)器32被復位。
圖16是表示實際延遲量關聯(lián)寄存器組的結構的圖。如圖16所示，實 際延遲量關聯(lián)寄存器組64包括數(shù)據(jù)選通信號延遲量設定寄存器81、基準 延遲值存儲寄存器82、實際延遲量存儲寄存器83、用數(shù)據(jù)選通信號測量 延遲量時的設定延遲值存儲寄存器84、以及用延遲測量時鐘信號測量延遲 量時的設定延遲值存儲寄存器85。
圖17是表示數(shù)據(jù)選通信號延遲量設定寄存器的結構的圖。數(shù)據(jù)選通信 號延遲量設定寄存器81是基于基準延遲值來設定數(shù)據(jù)選通信號的延遲量 的寄存器。例如由[數(shù)據(jù)選通信號的延遲量=基準延遲值X延遲量設定值+ 32]的式子表示的延遲量被加到數(shù)據(jù)選通信號上。
例如，當向數(shù)據(jù)選通信號相加基準延遲值的一半、即DDR式存儲器 接口的時鐘信號的1/4周期(相當于90度)的延遲量時，在數(shù)據(jù)選通信號 延遲量設定寄存器81中設定"Ofh"。在向數(shù)據(jù)選通信號相加的延遲量由上述式子決定的情況下，對于DDR式存儲器接口的時鐘信號可以以相當 于5.625度的刻度設定延遲量。
基準延遲值存儲寄存器82是用于存儲基準延遲值的寄存器。實際延遲 量存儲寄存器83是用于存儲實際延遲量的寄存器。用數(shù)據(jù)選通信號測量 延遲量時的設定延遲值存儲寄存器84是用于存儲用數(shù)據(jù)選通信號測量延 遲時所設定的延遲值的寄存器。用延遲測量時鐘信號測量延遲量時的設定 延遲值存儲寄存器85是用于存儲用延遲測量時鐘信號測量延遲時所設定 的延遲值的寄存器。
基準延遲值存儲寄存器82、實際延遲量存儲寄存器83、用數(shù)據(jù)選通 信號測量延遲量時的設定延遲值存儲寄存器84、以及用延遲測量時鐘信號 測量延遲量時的設定延遲值存儲寄存器85是內(nèi)部寄存器。因此，對于這 些寄存器，用戶不進行值的寫入或值的讀出。 (設置處理步驟)
圖18是表示本發(fā)明的數(shù)字DLL電路的設置處理步驟的流程圖。如圖 18所示，當開始了設置處理時，首先對包含在所述寄存器組62中的各種 寄存器進行初始設定(步驟Sl)。接著解除數(shù)字DLL電路的復位(步驟 S2)。接著，通過在延遲測量時鐘信號下的延遲測量，計算基準延遲值 (步驟S3)。接著，基于在步驟S3中計算出的基準延遲值，計算要向數(shù) 據(jù)選通信號附加的延遲值，并判斷計算是否結束(步驟S4)。
如果延遲值的計算沒有結束(步驟S4:否)，則進行等待直到計算結 束，如果計算結束(步驟S4:是)，則開始存儲器的設置(步驟S5)。 到此為止，向數(shù)字DLL電路輸入延遲測量時鐘信號。接著，向數(shù)字DLL 電路輸入數(shù)字選通信號，通過在數(shù)字選通信號下的延遲測量來計算基準延 遲值(步驟S6)。接著，基于在步驟S6中計算出的基準延遲值，計算要 向數(shù)據(jù)選通信號附加的最終的延遲值，并判斷計算是否結束(步驟S 7)。
如果延遲值的計算沒有結束(步驟S7:否)，則進行等待直至計算結 束。這是為了確認通過在延遲測量時鐘信號下的延遲測量而得到的延遲值 和通過在數(shù)據(jù)選通信號下的延遲測量而得到的延遲值一致。如果在步驟S7中進行的延遲值的計算結束(步驟S7:是)，則鎖定完畢，變?yōu)閷嶋H向數(shù) 據(jù)選通信號附加延遲來能夠開始存儲器存取的狀態(tài)。并且，變?yōu)槟軌蛟诖?儲器存取的空閑期間隨時執(zhí)行通過在延遲測量時鐘信號下的延遲測量而得 的延遲值的更新、在存儲器存取過程中的通過在數(shù)據(jù)選通信號下的延遲測 量而得的延遲值的更新、以及用于更新延遲值的中斷和更新通知的狀態(tài) (步驟S8)，結束設置程序。
這里，到步驟S5為止向DLL電路輸入的延遲測量時鐘信號實際上具 有向與DDR式存儲器接口連接的存儲器輸入的時鐘信號的頻率的兩倍以 上的頻率。對此進行說明。圖19是表示DDR式存儲器接口的數(shù)據(jù)輸出部 和指令輸出部的結構的圖。另外，圖20是表示DDR式存儲器接口的存儲 器讀出時的時序圖。
如圖19所示，從存儲器接口的時鐘生成塊91、指令生成塊92、以及 輸出數(shù)據(jù)生成塊93輸出的信號分別被鎖存在與延遲測量時鐘信號同步動 作的觸發(fā)器94、觸發(fā)器組95、以及另一觸發(fā)器組96中。并且，它們的輸 出信號作為時鐘信號(DDR-IFCLK)、指令地址(DDR-IF指令地址)、 以及數(shù)據(jù)(DDR-IF數(shù)據(jù))而被輸出給圖中沒有示出的存儲器。因此，如 圖20所示，延遲測量時鐘信號具有向存儲器輸入的時鐘信號(DDR-IF CLK)的頻率的兩倍的頻率，由于通常是在存儲器接口中使用的時鐘信 號，因此在本實施例中不是特別生成的。
另外，延遲測量時鐘信號具有向存儲器輸入的時鐘信號的頻率的兩倍 的頻率，由此延遲測量時鐘信號的周期為在以往的數(shù)字DLL電路中使用的 時鐘信號的周期的1/2，因此所需要的延遲線數(shù)目只要是以往數(shù)目的一半 就可以。從而，在延遲測量模式下所需要的延遲線數(shù)目與在延遲生成模式 下所需要的延遲線數(shù)目相同，因此能夠在延遲測量模式和延遲生成模式下 分時使用一個延遲線單元。另外，在計算向存儲器輸入的時鐘信號的周期 的90度相位時，相比于以往換算為360度相位所需的延遲線數(shù)目的1/4的 延遲線數(shù)目，在實施例中，換算為1/2的延遲線數(shù)目。 (存儲器讀出時的輸入信號的切換定時)
圖21是表示本發(fā)明的數(shù)據(jù)DLL電路的輸入信號的切換定時的圖。如圖21所示，在延遲測量時鐘信號下的基準延遲值的測量結束之后，輸入
數(shù)據(jù)選通信號，生成向數(shù)據(jù)選通信號附加的延遲。此時，向數(shù)據(jù)DLL電路 輸入數(shù)據(jù)選通信號是在讀指令被輸出后并經(jīng)過CAS (Column Address Strobe,列地址選通脈沖)延遲時間(latency)后。
因此，在讀指令被輸出之后至經(jīng)過CAS延遲時間的期間，存儲器接口 產(chǎn)生輸入切換信號，并將對數(shù)字DLL電路的輸入信號從延遲測量時鐘信號 切換到數(shù)字選通信號即可。另外，與該輸入信號進行切換的同時，使得相 位比較/延遲值決定/數(shù)據(jù)存儲部24的相位比較電路31不進行對延遲測量 時鐘信號的相位和延遲時鐘信號的相位進行比較的動作。另外，基于猝發(fā) 長度識別出讀訪問結束，從而輸入信號從數(shù)據(jù)選通信號切換到延遲測量時 鐘信號。 ' (基準延遲值更新處理步驟)
圖22是表示本發(fā)明的數(shù)字DLL電路的基準延遲值更新處理步驟的流 程圖。如圖22所示，當開始了基準延遲值更新處理時，首先參考所述更 新方法選擇寄存器76的第0位，判斷是否設定了更新期間、即更新增加 計數(shù)器32和減少計數(shù)器33時的有效期間(步驟Sll)。
如果設定了更新期間(步驟Sll:是)，則參考所述更新有效期間設 定寄存器77判斷該更新期間是否期滿(步驟S12)。如果更新期間期滿 (步驟S12:是)，則將增加計數(shù)器32和減少計數(shù)器33的計數(shù)器值返回 到初始值(步驟S13)，并返回到步驟Sll。在步驟Sll中沒有設定更新 期間的情況下(步驟S11:否)或者在步驟12更新期間未滿的情況下(步 驟S12:否)，判斷是否有基于從所述相位比較器38輸出的計數(shù)器啟動信 號的計數(shù)器更新請求(步驟S14)。
如果增加計數(shù)器啟動信號和減少計數(shù)器啟動信號都沒有被斷言(步驟 S14:否)，則返回到步驟Sll。如果任一個計數(shù)器的啟動信號被斷言(步 驟S14:是)，則更新其啟動信號被斷言的一側的計數(shù)器(步驟S15)。 并且，參考上述更新閾值設定寄存器71和更新結果繼續(xù)實施設定寄存器 72來判斷更新基準延遲值的條件(延遲更新條件)是否成立，即判斷增加 計數(shù)器32或者減少計數(shù)器33的任一個的計數(shù)器值是否達到閾值(步驟S16)。
當達到閾值時(步驟S16:是)，更新基準延遲值(步驟S17)，對 增加計數(shù)器32和減少計數(shù)器33進行復位，將各自的計數(shù)器值返回到初始 值(步驟S18)。并且返回到步驟Sll。另一方面，在步驟S16中，當延 遲更新條件不成立時(步驟S16:否)，參考更新方法選擇寄存器76的第 2位來判斷是否設定為在更新增加計數(shù)器32或者減少計數(shù)器33時對未更 新側的計數(shù)器進行復位(步驟S19)。
在設定了的情況下(步驟S19:是)，參考更新計數(shù)器復位值設定寄 存器78來判斷對未更新側的計數(shù)器進行復位的條件是否成立，即判斷被 更新側的計數(shù)器的更新次數(shù)是否達到預定數(shù)目(步驟S20)。在進行了預 定次數(shù)的更新的情況下(步驟S20:是)，對未更新側的計數(shù)器值進行復 位，將該計數(shù)器值返回到初始值(步驟S21)，并且返回到步驟Sll。在 步驟S19中，在沒有設定為對未更新側的計數(shù)器進行復位的情況下(步驟 S19:否)、或者在步驟S20中被更新側的計數(shù)器的更新次數(shù)不夠的情況 下(步驟S20:否)，返回到步驟Sll。
如上所述，根據(jù)實施例，由于使用相同的延遲線22、 23進行基準延遲 值的測量和向數(shù)據(jù)選通信號附加的延遲的生成，因此消除了制造時的工藝 條件、或者實際使用時的溫度或電壓條件的偏差。因此能夠正確地生成延 遲。另外，不需要分別單獨設置用于測量基準延遲值的延遲線和用于生成 向數(shù)據(jù)選通信號附加的延遲的延遲線，因此電路規(guī)模變小，功耗也減少。 因此能夠實現(xiàn)電路規(guī)模的縮小和低功耗。并且，由于在為了向數(shù)據(jù)選通信 號附加延遲而使用延遲線22、 23的期間不能使用相同的延遲線22、 23進 行基準延遲值的測量，因此在向數(shù)據(jù)選通信號附加延遲時延遲值不會被改 變。因此能夠避免由于延遲值被更新而引起的誤動作。
產(chǎn)業(yè)上的實用性
如上所述，本發(fā)明的數(shù)字DLL電路對具有高速存儲器接口的設備有 用，特別適用于具有DDR方式等的高速存儲器接口的民用設備或高級的 通信設備等。
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權利要求
1. 一種數(shù)字DLL電路，所述數(shù)字DLL電路生成用于在從存儲器讀出數(shù)據(jù)時使存儲器接口獲取讀出數(shù)據(jù)的獲取定時延遲的延遲值，所述數(shù)字DLL電路的特征在于，包括選擇器，所述選擇器選擇并輸出時鐘信號和數(shù)據(jù)選通信號中的任一個；延遲線，所述延遲線在所述選擇器的輸出信號通過時在該輸出信號上附加延遲；以及相位比較/延遲值決定部，所述相位比較/延遲值決定部對所述時鐘信號的相位和所述延遲線的輸出信號的相位進行比較，并決定用于規(guī)定在通過所述延遲線時向所述數(shù)據(jù)選通信號附加的延遲量的延遲值。
2. 如權利要求1所述的數(shù)字DLL電路，其特征在于，所述時鐘信號是具有向存儲器輸入的時鐘信號的頻率的兩倍以上的頻率的信號。
3. 如權利要求1或2所述的數(shù)字DLL電路，其特征在于，在所述選擇器選擇所述時鐘信號的期間，所述相位比較/延遲值決定部基于從所述延遲線輸出的時鐘信號的相位進行所述延遲值的更新。
4. 如權利要求3所述的數(shù)字DLL電路，其特征在于，在所述選擇器選擇所述數(shù)據(jù)選通信號的期間，所述相位比較/延遲值決定部基于從所述延遲線輸出的數(shù)據(jù)選通信號的相位進行所述延遲值的更新。
5. 如權利要求4所述的數(shù)字DLL電路，其特征在于，在使用從所述延遲線輸出的數(shù)據(jù)選通信號進行讀出數(shù)據(jù)的獲取的期間，所述相位比較/延遲值決定部不進行所述延遲值的更新。
6. 如權利要求4或5所述的數(shù)字DLL電路，其特征在于，所述相位比較/延遲值決定部具有用于個別地設定基于從所述延遲線輸出的時鐘信號的相位而進行所述延遲值的更新時的條件、以及基于從所述延遲線輸出的數(shù)據(jù)選通信號的相位而進行所述延遲值的更新時的條件的單元。
7. 如權利要求4或5所述的數(shù)字DLL電路，其特征在于，所述相位比較/延遲值決定部具有將在基于從所述延遲線輸出的時鐘信號的相位而進行所述延遲值的更新時使用的延遲值以及在基于從所述延遲線輸出的數(shù)據(jù)選通信號的相位而進行所述延遲值的更新時使用的延遲值分別保持的單元。
8. 如權利要求7所述的數(shù)字DLL電路，其特征在于，所述相位比較/延遲值決定部具有如下單元該單元對基于從所述延遲線輸出的時鐘信號的相位而檢測到所述延遲值的過與不足的次數(shù)和基于從所述延遲線輸出的數(shù)據(jù)選通信號的相位而檢測到所述延遲值的過與不足的次數(shù)的合計值、與進行所述延遲值的更新時的條件進行比較，并對被保持在保持所述延遲值的單元中的所述延遲值進行更新。
9. 如權利要求6所述的數(shù)字DLL電路，其特征在于，所述相位比較/延遲值決定部在更新所述延遲值時，通過中斷向存儲器控制器通知需要進行更新。
10. 如權利要求9所述的數(shù)字DLL電路，其特征在于，在通過所述中斷而存儲器存取被中斷的期間，所述相位比較/延遲值決定部進行所述延遲值的更新。
11. 如權利要求8所述的數(shù)字DLL電路，其特征在于，所述相位比較/延遲值決定部在更新所述延遲值時，通過中斷向存儲器控制器通知需要進行更新。
12. 如權利要求11所述的數(shù)字DLL電路，其特征在于，在通過所述中斷而存儲器存取被中斷的期間，所述相位比較/延遲值決定部進行所述延遲值的更新。
全文摘要
共用為了測量基準延遲值而使作為延遲測量對象的延遲測量時鐘信號通過的延遲線和在存儲器讀出時為了向作為存儲器存取信號的數(shù)據(jù)選通信號附加預定的延遲而使數(shù)據(jù)選通信號通過的延遲線，并通過選擇器來選擇向延遲線輸入延遲測量時鐘信號和數(shù)據(jù)選通信號中的哪一個。并且設置了存儲在測量基準延遲值時所使用的數(shù)字數(shù)據(jù)和在向數(shù)據(jù)選通信號附加延遲時所使用的數(shù)字數(shù)據(jù)的數(shù)據(jù)存儲區(qū)域，并由存儲存取控制器基于該數(shù)據(jù)存儲區(qū)域的存儲值進行選擇器的切換。
文檔編號H03K5/22GK101536310SQ200680056380
公開日2009年9月16日 申請日期2006年12月5日 優(yōu)先權日2006年12月5日
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