專利名稱：分布式環(huán)路部件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片，并且更具體地，涉及其中諸如延遲鎖定環(huán)路(delayed lockedloop)的環(huán)路部件(loop component)被分布在多于一個芯片之中的芯片。
背景技術(shù)：
可控制延遲線通常通過相位檢測器和某種延遲控制器被控制，所述相位檢測器被用來對照某種參考比較延遲線的輸出相位，所述延遲控制器用于處理所述相位檢測器的輸出并且相應(yīng)地調(diào)整可控制延遲線的延遲。
傳統(tǒng)可控制延遲線通過一些內(nèi)部的、管芯(die)上的機構(gòu)(數(shù)字的或模擬的)被控制，所述機構(gòu)使用可能消耗相對大量的面積或功率的控制和信號處理塊。在其中面積和功率受到嚴(yán)格約束的器件(例如DRAM(動態(tài)隨機訪問存儲器))中，這可能尤其成為問題。


圖1圖示包括延遲鎖定環(huán)路(DLL)6的現(xiàn)有技術(shù)芯片2。DLL 6包括可控制延遲線8、相位檢測器10和延遲控制器12?？煽刂蒲舆t線8向來自接收器4的輸入信號(諸如時鐘輸入信號)提供可控制延遲，以提供相對輸入信號具有特定相位關(guān)系的輸出信號(諸如時鐘輸出信號)。相位檢測器10接收輸入和輸出信號，并且向延遲控制器12提供相位差指示信號(有時被稱為誤差信號)，所述相位差指示信號指示輸入和輸出信號之間的相位延遲。響應(yīng)于該相位差指示信號，延遲控制器14提供延遲控制信號給可控制延遲線8，以控制輸入信號的延遲。
在一些現(xiàn)有技術(shù)系統(tǒng)中，模擬環(huán)路濾波器的電容器一直作為片外分立的部件被放置到電路板上。例如，如果延遲控制器12包括模擬環(huán)路濾波器，則所述環(huán)路濾波器的電容器可以作為片外分立的部件被放置到支持芯片2的電路板上。
時鐘輸入信號和時鐘輸出信號之間期望的相位差可以是零度，或者一些諸如90或180度的其他量?？梢源嬖谘舆t線8的各個抽頭(tap off)，所述各個抽頭提供與輸入信號有不同相位關(guān)系的信號。
存在著實現(xiàn)DLL的許多方式。例如，在一些DLL中，相位檢測器10僅檢測輸出信號的相位是超前于還是滯后于輸入信號的相位，并且響應(yīng)于此，提供二進制信號給延遲控制器12。注意超前多于半個周期與滯后是相同的，并且滯后多于半個周期與超前是相同的。在其他DLL中，相位檢測器10檢測輸出信號之間的相位差量，并且提供與相位差有關(guān)的(例如，成比例的)信號給延遲控制器12。存在各種其他細節(jié)?？煽刂蒲舆t線和延遲控制器可以是數(shù)字的或模擬的。可以使用電荷泵、低通濾波器、數(shù)字信號處理器(DSP)、DSP濾波器和有限狀態(tài)機(FSM)。
附圖簡要說明從下面給出的詳細描述和本發(fā)明實施方案的附圖中將更完整地理解本發(fā)明，但是，所述描述和附圖不應(yīng)被認(rèn)為是將本發(fā)明限制到所描述的具體實施方案，而僅僅是為了解釋和理解。
圖1是現(xiàn)有技術(shù)芯片的示意性框圖表示，在所述現(xiàn)有技術(shù)芯片中延遲鎖定環(huán)路被包含在單個芯片中。
圖2-10各自是根據(jù)本發(fā)明的一些實施方案的系統(tǒng)的示意性框圖表示，在所述系統(tǒng)中延遲鎖定環(huán)路被分布在多于一個芯片之中。
詳細描述圖2包括除了延遲控制器在另一芯片中以外與圖1的現(xiàn)有技術(shù)DLL類似的DLL。參照圖2，芯片30包括可控制延遲線16，所述可控制延遲線16延遲從接收器14接收到的時鐘輸入信號，以提供時鐘輸出信號。時鐘輸入信號和時鐘輸出信號的相位由相位檢測器20進行比較。來自相位檢測器20的相位差指示信號(有時被稱為誤差信號)被傳遞通過驅(qū)動器26和接收器34到芯片32中的延遲控制器38。來自延遲控制器38的延遲控制信號被傳遞通過驅(qū)動器42、芯片接口40和接收器28到可控制延遲線16。芯片接口40的細節(jié)依賴于使用的特定技術(shù)而不同。在一些實施方案中，芯片接口40包括結(jié)合焊盤(bondpad)。
接收器14、可控制接收器14、延遲線16、相位檢測器20和延遲控制器38可以分別與現(xiàn)有技術(shù)的接收器4、可控制延遲線8、相位檢測器10和延遲控制器12相同或者不同。本發(fā)明打算覆蓋這些部件的各種實現(xiàn)。
在不同的實施方案中，來自相位檢測器20的相位差指示信號的性質(zhì)(nature)是不同的。在一些實施方案中，它僅僅指示輸出信號的相位是超前于還是滯后于輸入信號的相位。在其他實施方案中，相位指示信號指示差量。在再其他實施方案中，它可以包括額外的信息。如果所述信息具有不止一位，則相位差指示信號和諸如延遲控制信號的其他信號可以是串行或并行信號。因此，驅(qū)動器26和接收器34之間以及驅(qū)動器42和接收器28之間的互連各自可以是一個或更多個導(dǎo)體。如在其他實施方案中示出的，可以存在以順序方式雙向或者同時雙向的單個導(dǎo)體。驅(qū)動器26和42以及接收器14、28和34是可選的。
在圖2中，沒有指出可控制延遲線16是數(shù)字的還是模擬的延遲線。此外，沒有指出延遲控制器38的細節(jié)。圖2-6提供具有額外細節(jié)的實施方案。
在圖2-10中，時鐘輸入信號和時鐘輸出信號之間期望的相位差可以是零度，或者一些諸如90或180度的其他量?？梢源嬖谘舆t線的各個抽頭，所述各個抽頭提供相對輸入信號具有不同相位關(guān)系的信號。
在圖3中，芯片50包括可控制模擬延遲線54，所述可控制模擬延遲線54延遲從接收器14接收到的時鐘輸入信號，以提供時鐘輸出信號。時鐘輸入信號和時鐘輸出信號的相位由相位檢測器20進行比較。來自相位檢測器20的相位差指示信號被傳遞通過驅(qū)動器26和接收器34到芯片52中的延遲控制器60的電荷泵56。延遲控制器60還包括低通(LP)濾波器58。電荷泵56提供電荷泵信號給濾波器58。電荷泵信號的電壓與相位檢測器20檢測到的相位差有關(guān)。已濾波的電荷泵信號是延遲控制信號，所述延遲控制信號由驅(qū)動器62傳遞到芯片接口40、接收器64和模擬延遲線54。
在圖4中，芯片70包括可控制數(shù)字延遲線78，所述可控制數(shù)字延遲線78延遲從接收器14接收到的時鐘輸入信號，以提供時鐘輸出信號。時鐘輸入信號和時鐘輸出信號的相位由相位檢測器20進行比較。來自相位檢測器20的相位差指示信號被傳遞通過驅(qū)動器26和接收器34到數(shù)字信號處理器(DSP)濾波器74。DSP濾波器74提供信號給驅(qū)動器80，所述信號與相位檢測器20檢測到的相位差有關(guān)。來自DSP濾波器74的信號從驅(qū)動器80被提供給接收器82和有限狀態(tài)機(FSM)76。DSP濾波器74和FSM 76可以被認(rèn)為是延遲控制器的兩個部分。FSM 76提供延遲控制信號給數(shù)字延遲線78。FSM 76基于來自DSP濾波器74的信號確定延遲量。驅(qū)動器26和80以及接收器34和82是可選的。
圖5與圖4類似，除了在圖5中芯片90和92之間示出的互連(在驅(qū)動器94和106與接收器96和104之間)是雙向的，而在圖4中芯片70和72之間示出的兩個互連(驅(qū)動器26和接收器34之間的一個互連，以及驅(qū)動器80和接收器82之間的另一互連)是單向的。被示為具有雙向互連的系統(tǒng)可以被修改成用單向信令(signaling)代替所述雙向互連。被示為具有單向互連的系統(tǒng)可以被修改成用雙向互連代替所述單向互連。雙向信令可以是順序信令或同時信令。雙向和單向信令可以遵循現(xiàn)有技術(shù)或者非現(xiàn)有技術(shù)的技術(shù)。
以下是現(xiàn)有技術(shù)方式，其中同時雙向信令可以以所述現(xiàn)有技術(shù)方式來實現(xiàn)。參照圖5，通過驅(qū)動器94驅(qū)動特定信號并且接收器96監(jiān)控互連98上的電壓，可以產(chǎn)生同時雙向信號。接收器96可以從互連98上的電壓減去流出(outgoing)信號的電壓，以接收流入(incoming)信號。接收器96可以通過使用一對可選擇的參考電壓來進行所述外向部分的減去(outbound subtraction)。輸出信號的狀態(tài)被用來選擇合適的參考電壓，實現(xiàn)從出現(xiàn)在導(dǎo)體98上的信號減去外向信號的操作。參考電壓改變的時序應(yīng)該是像這樣的，即匹配來自發(fā)射器94的輸出。以下的表1示出關(guān)于同時雙向信令的實施例，其中Vcc是用于芯片90和92的發(fā)射器和接收器的電源電壓，并且其中邏輯高電壓接近Vcc而邏輯低電壓接近Vss(地)。這可以是全電壓波動或低電壓波動。

表1(同時雙向信令的實施例)圖6的系統(tǒng)與圖5的類似，除了在圖4中可控制延遲線78和相位檢測器20在同一芯片(芯片90)中，而在圖6中可控制數(shù)字延遲線78和相位檢測器20在不同的芯片(芯片120和122)中。圖6包括可選的驅(qū)動器126和接收器128，以允許時鐘輸出信號被傳遞到相位檢測器20。在圖6中，被傳遞通過驅(qū)動器94和接收器104的信號是被提供給相位檢測20的時鐘輸入信號。(諸如圖2和3的那些系統(tǒng)的其他系統(tǒng)可以被修改，以使相位檢測器處于與延遲線不同的芯片中。)圖2-10的部件不是新的，但是就發(fā)明者所知，如在圖2-10中示出的，將它們分布在多個芯片之中是新的。
就芯片30、32、50、52、70、72、90、92、120和122的用途以及用來制造它們的技術(shù)兩方面來說，所述芯片可以是各種類型芯片中的任何類型。。作為實施例，芯片20、50、70、90和120可以是諸如DRAM(動態(tài)隨機訪問存儲器)芯片的存儲器芯片，并且芯片32、52、72、92和122可以是存儲器控制器、緩沖器、另一存儲器芯片或者某種其他類型的芯片。
圖7圖示其中芯片30A和30B被耦合到芯片132的系統(tǒng)。盡管在圖7中未被示出，芯片30A和30B各自具有與芯片30中相似的可控制延遲線、相位檢測器、接收器和驅(qū)動器。此外，圖7圖示芯片30A和30B分別具有存儲器核心(core)134A和134B，并且是存儲器芯片(例如DRAM芯片)的實施例。芯片132與圖2的芯片32相似，除了存在兩個與圖2的延遲控制器38相似的延遲控制器(38A和38B)，以及對應(yīng)的驅(qū)動器42A和42B與接收器34A和34B。
圖8圖示其中芯片30A和30B被耦合到芯片142的系統(tǒng)。盡管在圖8中未被示出，芯片30A和30B各自具有與芯片30中相似的可控制延遲線、相位檢測器、接收器和驅(qū)動器。此外，圖7圖示芯片30A和30B分別具有存儲器核心134A和134B，并且是存儲器芯片(例如DRAM芯片)的實施例。芯片142與圖2的芯片32相似，除了延遲控制器144從芯片30A和芯片30B兩者中的相位檢測器接收信號。注意雖然圖7和8示出單向信令的實施例，但是它們可以使用雙向信令。
在圖7中，延遲控制器38A確定要提供給芯片30A的延遲控制信號，所述確定操作獨立于延遲控制器38B確定要提供給芯片30B的延遲控制信號的操作。相比之下，在圖8中，對于驅(qū)動器42A和42B兩者來說，由延遲控制器144提供的延遲控制信號是相同的，并且是例如響應(yīng)于來自接收器34A和34B的信號的均值。在圖7中，延遲控制器38A和38B可以共享某些電路，但是仍然獨立地計算。
圖9圖示具有存儲器控制器146的存儲器系統(tǒng)，所述存儲器控制器146被耦合到存儲器模塊152上的緩沖器148。存儲器模塊152還包括耦合到緩沖器148的存儲器芯片30A、30B、30C和30D(例如，DRAM芯片)。在實踐中，在存儲器模塊上可以存在更多存儲器芯片。諸如被圖示為在芯片32、52、72、92或122中的電路可以被包括在緩沖器148中，而諸如在芯片30、50、70、90或120中的電路可以在存儲芯片30A、30B、30C和30D中。緩沖器148中的電路可以與圖7或圖8的相似。
圖10圖示對芯片160進行測試的掃描控制器162。信號供應(yīng)電路172通過驅(qū)動器176和接收器28將掃描輸入信號(ScanIn)提供給FSM/掃描寄存器(ScanReg)166。響應(yīng)于該掃描輸入信號，F(xiàn)SM/掃描寄存器166提供延遲控制信號給可控制數(shù)字延遲線78。相位檢測器20比較來自接收器14的時鐘輸入信號和來自數(shù)字延遲線78的時鐘輸出信號，并且通過驅(qū)動器26和接收器178將相位差信號(被稱為ScanOut)提供給評估電路174。通過提供差值掃描輸入信號并且評估生成的相位差信號，掃描控制器芯片162可以測試芯片160的延遲線78的各方面(aspect)。圖2-9的芯片可以被修改成包括與圖10類似的掃描能力。
圖3-6的芯片還可以被用在與圖7-10相似的構(gòu)造中。
延遲控制信號可以被修改為諸如通過雙向信令，或者被反相但仍然被認(rèn)為是延遲控制信號。
圖1-10中的芯片包括除附圖中圖示的那些以外的電路和互連?？梢源嬖谖词境龅念~外的控制電路，當(dāng)信號在芯片之間傳遞時，所述額外的控制電路進行控制。在圖2-10中，互連還可以傳遞在此沒有描述的其他信號。在線路上可以存在諸如靜電放電電路的額外的電路。在所述附圖的芯片之間可以存在各種額外的互連。芯片之間的信令可以是電氣、光學(xué)或者電磁的形式。輸入和輸出信號并非必須是時鐘信號。所述驅(qū)動器和接收器以及其他電路可以是包括電壓模式或電流模式的各種類型。延遲控制器可以控制不在環(huán)路中的額外的延遲線。
附圖的芯片可以在計算機系統(tǒng)中，所述計算機系統(tǒng)包括桌上型計算機系統(tǒng)、服務(wù)器計算機系統(tǒng)、移動計算機系統(tǒng)和嵌入式計算機系統(tǒng)。所述芯片還可以在通信系統(tǒng)中，所述通信系統(tǒng)在或不在計算機系統(tǒng)中。
所述信號沒有被限制到任何特定類型的信令。所述信號可以是，例如，分組的或者時間復(fù)用的。所述互連和信號可以是差分的或單端的。信號可以如以8b/10b編碼的方式被編碼。
所述驅(qū)動器和接收器可以將它們接收的信號反相或者可以不將它們接收的信號反相。
實施方案是發(fā)明的實現(xiàn)或者實施例。在說明書中提及“實施方案”、“一個實施方案”、“一些實施方案”或“其他實施方案”意味著結(jié)合該實施方案描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一些實施方案，但不一定被包括所有實施方案中?！皩嵤┓桨浮?、“一個實施方案”或者“一些實施方案”的各處出現(xiàn)不一定全是指相同的實施方案。
如果說明書表述部件、特征、結(jié)構(gòu)或特性“可以”、“可”、“可能”被包括，則該特定部件、特征、結(jié)構(gòu)或特性不要求被包括。如果說明書或者權(quán)利要求書提及“一(“a”或“an”)”元件，則這不意味著只存在一個這樣的元件。如果說明書或權(quán)利要求書提及“額外的”元件，則這并不排除存在多于一個額外的元件。
本發(fā)明不限于在此描述的特定細節(jié)。實際上，上面的描述和附圖的許多其他變體可以落在本發(fā)明的范圍內(nèi)。因此，本發(fā)明的范圍由包括對本發(fā)明的所有修正的所附權(quán)利要求書限定。
權(quán)利要求
1.一種芯片，包括芯片接口，所述芯片接口接受來自所述芯片外部的延遲控制信號；以及可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號。
2.如權(quán)利要求1所述的芯片，還包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
3.如權(quán)利要求1所述的芯片，其中所述可控制延遲線是模擬延遲線。
4.如權(quán)利要求1所述的芯片，其中所述芯片是存儲器芯片。
5.如權(quán)利要求4所述的芯片，其中所述存儲器芯片是DRAM芯片。
6.如權(quán)利要求1所述的芯片，還包括在所述芯片接口和所述可控制延遲線之間的接收器，所述接收器接收所述延遲控制信號。
7.如權(quán)利要求6所述的芯片，其中所述接收器支持同時雙向信令，并且在所述接收器中所述延遲控制信號的電壓可以改變。
8.一種芯片，包括芯片接口，所述芯片接口接受來自所述芯片外部的信號；狀態(tài)機，所述狀態(tài)機響應(yīng)于來自所述芯片外部的所述信號來提供延遲控制信號；以及可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號。
9.如權(quán)利要求8所述的芯片，還包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
10.如權(quán)利要求8所述的芯片，其中來自所述芯片外部的所述信號是已濾波的相位差信號。
11.如權(quán)利要求8所述的芯片，其中所述輸入和輸出信號是時鐘信號。
12.如權(quán)利要求8所述的芯片，其中所述芯片是存儲器芯片。
13.如權(quán)利要求8所述的芯片，還包括在所述芯片接口和所述狀態(tài)機之間的接收器，所述接收器接收來自所述芯片外部的所述信號。
14.如權(quán)利要求13所述的芯片，其中所述接收器支持同時雙向信令，并且在所述接收器中來自所述芯片外部的所述信號的電壓可以改變。
15.如權(quán)利要求8所述的芯片，其中所述可控制延遲線是數(shù)字延遲線。
16.一種系統(tǒng)，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接受來自所述芯片外部的延遲控制信號；以及可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號；以及第二芯片，所述第二芯片包括延遲控制器，所述延遲控制器接收指示所述輸入和輸出信號之間的相位差的信號，并且響應(yīng)于此，提供所述延遲控制信號。
17.如權(quán)利要求16所述的系統(tǒng)，其中所述第一芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
18.如權(quán)利要求16所述的系統(tǒng)，其中所述可控制延遲線、相位檢測器和延遲控制器是延遲鎖定環(huán)路的部分。
19.如權(quán)利要求16所述的系統(tǒng)，其中所述第二芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
20.如權(quán)利要求16所述的系統(tǒng)，其中所述第一芯片是存儲器芯片，并且所述第二芯片包括存儲器控制器。
21.如權(quán)利要求16所述的系統(tǒng)，還包括存儲器模塊基底，并且其中所述第一芯片是所述基底上的存儲器芯片，并且第二芯片是所述基底上的緩沖器，并且在所述基底上存在與所述第一芯片相似并共享所述第二芯片的所述延遲控制器的其他芯片。
22.如權(quán)利要求16所述的系統(tǒng)，其中所述延遲控制器包括電荷泵和低通濾波器。
23.如權(quán)利要求16所述的系統(tǒng)，其中所述延遲控制信號之間的信令以單向信令的方式從所述第二芯片被傳遞到所述第一芯片。
24.如權(quán)利要求16所述的系統(tǒng)，其中所述延遲控制信號之間的信令以順序雙向信令的方式從所述第二芯片被傳遞到所述第一芯片。
25.如權(quán)利要求16所述的系統(tǒng)，其中所述延遲控制信號之間的信令以同時雙向信令的方式從所述第二芯片被傳遞到所述第一芯片。
26.一種系統(tǒng)，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收來自所述芯片外部的信號；狀態(tài)機，所述狀態(tài)機響應(yīng)于來自所述芯片外部的所述信號來提供延遲控制信號；以及可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號；以及第二芯片，所述第二芯片包括延遲控制器的部分，所述延遲控制器的部分接收指示所述輸入和輸出信號之間的差值的信號，并且響應(yīng)于此，提供初始延遲控制信號；并且其中所述延遲控制信號從所述第二芯片被提供到所述第一芯片的所述芯片接口。
27.如權(quán)利要求26所述的系統(tǒng)；其中所述第一芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
28.如權(quán)利要求26所述的系統(tǒng)，其中所述第二芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
29.如權(quán)利要求26所述的系統(tǒng)，其中所述第二芯片中的所述延遲控制器的部分包括數(shù)字信號處理器(DSP)濾波器。
30.如權(quán)利要求26所述的系統(tǒng)，其中所述第一芯片是存儲器芯片，并且所述第二芯片包括存儲器控制器。
31.如權(quán)利要求26所述的系統(tǒng)，還包括存儲器模塊基底，并且其中所述第一芯片是所述基底上的存儲器芯片，并且所述第二芯片是所述基底上的緩沖器，并且在所述基底上存在與所述第一芯片相似并共享所述第二芯片的所述延遲控制器的其他芯片。
32.一種系統(tǒng)，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收來自從所述芯片外部的信號；狀態(tài)機，所述狀態(tài)機響應(yīng)于來自所述芯片外部的所述信號來提供延遲控制信號；以及可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號；以及第二芯片，所述第二芯片包括信號供應(yīng)電路，所述信號供應(yīng)電路提供掃描輸入信號給所述第一芯片的所述芯片接口；以及信號評估電路，所述信號評估電路從所述第一芯片接收掃描輸出信號，并且從所述掃描輸出信號評估所述可控制延遲線。
33.如權(quán)利要求32所述的系統(tǒng)，其中所述第一芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
34.如權(quán)利要求32所述的系統(tǒng)，其中所述第一芯片是存儲器芯片，并且所述第二芯片包括存儲器控制器。
35.一種系統(tǒng)，包括第一芯片，所述第一芯片包括芯片接口，所述芯片接口接收來自所述芯片外部的延遲控制信號；可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號；以及第二芯片，所述第二芯片包括信號供應(yīng)電路，所述信號供應(yīng)電路提供掃描輸入信號給所述第一芯片的所述芯片接口；以及信號評估電路，所述信號評估電路從所述第一芯片接收掃描輸出信號，并且從所述掃描輸出信號評估所述可控制延遲線。
36.如權(quán)利要求35所述的系統(tǒng)，其中所述第一芯片包括相位檢測器，所述相位檢測器接收所述輸入和輸出信號并提供相位差信號，所述相位差信號指示所述輸入信號和所述輸出信號之間的相位差。
37.如權(quán)利要求35所述的系統(tǒng)，其中所述第一芯片是儲存器芯片，并且所述第二芯片包括存儲器控制器。
全文摘要
一種芯片包括接受來自所述芯片外部的延遲控制信號的芯片接口。所述芯片還包括可控制延遲線，所述可控制延遲線響應(yīng)于所述延遲控制信號來延遲輸入信號，以提供相對所述輸入信號具有特定相位關(guān)系的輸出信號。
文檔編號H03L7/08GK1947083SQ200580013216
公開日2007年4月11日 申請日期2005年4月8日 優(yōu)先權(quán)日2004年4月27日
發(fā)明者約瑟夫·肯尼迪, 斯蒂芬·穆奈 申請人:英特爾公司