專利名稱：用于低μ技術(shù)的數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于利用數(shù)控振蕩器來產(chǎn)生輸出頻率的數(shù)字鎖相環(huán)。
稱為PLL的數(shù)字鎖相環(huán)在大量的集成電路中被使用。PLL被用作時鐘和頻率合成器、時鐘發(fā)生器和時鐘乘法器，被應(yīng)用于時間、數(shù)據(jù)和時鐘恢復電路中，并且還被用在相位調(diào)制或頻率調(diào)制系統(tǒng)中的接收和發(fā)射電路中。
迄今的應(yīng)用通常使用模擬PLL，該模擬PLL包含將壓控振蕩器(VCO)的輸出頻率與參考頻率進行比較以及產(chǎn)生作為輸出信號的包含壓控振蕩器的輸出頻率與參考頻率之間的相位和頻率差信息的電壓的相位/頻率檢測器(PED)。該電壓信號被提供給將電壓信號轉(zhuǎn)換為相應(yīng)的電流信號的電荷泵(CP)。該電流信號被提供給環(huán)路濾波器(LF)，該環(huán)路濾波器的輸出信號激勵壓控振蕩器。壓控振蕩器與相位/頻率檢測器之間的反饋路徑可包含具有分頻系數(shù)N的分頻器。在PLL的鎖定狀態(tài)中，壓控振蕩器的輸出頻率對應(yīng)于參考頻率的N倍。
近來，已嘗試設(shè)計和實現(xiàn)完全集成的PLL。在這方面，現(xiàn)代CMOS技術(shù)的使用受條件(例如減小的電壓和電源、柵極漏電流、減小的gm*r乘積(增益))的支配，這些條件對于模擬電路來說比對于數(shù)字電路更加不利。未來CMOS技術(shù)將提供更快速的nMOS和pMOS晶體管，這些晶體管極其適合于數(shù)字電路。此外，多于八個金屬層將是可實現(xiàn)的，這些金屬層允許螺旋形電感結(jié)構(gòu)，并且存在實現(xiàn)MOS變?nèi)荻O管場的選擇。與模擬振蕩器相比較，這有利于稱為DCO(數(shù)控振蕩器)的數(shù)控VCO的實現(xiàn)。
專利說明書DE 100 22 486 C1公開了能夠以集成的形式實現(xiàn)的數(shù)字鎖相環(huán)。該電路中的相位檢測器裝置包含基本上模擬的相位/頻率檢測器。
說明書US 6,429,693 B1公開了另一種與現(xiàn)代低μCMOS技術(shù)兼容的數(shù)字PLL。數(shù)字相位/頻率檢測器包括時間-數(shù)字轉(zhuǎn)換器，該時間-數(shù)字轉(zhuǎn)換器的分辨率由在CMOS工藝中實現(xiàn)的變換器的轉(zhuǎn)換延時給定。
在這樣的數(shù)字相位/頻率檢測器中，為了產(chǎn)生對應(yīng)于來自模擬相位/頻率檢測器的輸出信號的相位/頻率誤差值，從與(可能被分頻的)數(shù)控振蕩器的輸出頻率相關(guān)的數(shù)字字中減去代表參考頻率的數(shù)字字。該實踐的主要缺點是由于要彼此相減的數(shù)字字的有限字長而產(chǎn)生的不可控的雜散頻率的出現(xiàn)。
T.A.Riley，M.A.Copeland和T.A.Kwasniewski的出版物“Delta-Sigma Modulation in Fractional-N FrequencySynthesis”(Journal of Solid-State Circuits(JSSC)，卷28，第5期，第553-559頁，1993年5月)描述了將Δ-∑調(diào)制器用于激勵分頻器的信號。分頻器為雙模分頻器的形式。與鎖相環(huán)中的已知的分數(shù)N分頻器相比，Δ-∑調(diào)制降低雜散頻率的影響。
R.D.Beards，M.A.Copeland的出版物“An OversamplingDelta-Sigma Frequency Discriminator”(IEEE Transactions onCircuits and Systems-II.Analog and Digital SignalProcessing，卷41，第1期，第26-32頁，1994年1月)詳細說明了一種分頻器電路，該分頻器電路包括雙模分頻器和被連接在分頻器之后的相位比較器。該電路的實施優(yōu)點在于雙模分頻器是相對簡單的數(shù)字電路，該數(shù)字電路能夠以低的功耗在高頻(幾個GHz)處工作。頻率決策器被用于中頻外差接收機的前端中。
本發(fā)明基于詳細說明數(shù)字鎖相環(huán)的目的，該數(shù)字鎖相環(huán)具有高等級的數(shù)字化并且(仍然)允許在各種條件(制造和/或工作條件)下的卓越的PLL特性。特別地，應(yīng)出現(xiàn)盡可能少的雜散頻率，并且應(yīng)該能夠容易地并且根據(jù)相應(yīng)的應(yīng)用領(lǐng)域使用合適的設(shè)計參數(shù)來控制或調(diào)整諸如抖動(相位噪聲)、抖動容差、穩(wěn)定狀態(tài)下的帶寬、頻率分辨率、相位/頻率調(diào)制等等的PLL特性。
本發(fā)明所基于的目的通過權(quán)利要求1的特征來實現(xiàn)。本發(fā)明的有利的改進和發(fā)展在從屬權(quán)利要求中被詳細說明。
根據(jù)權(quán)利要求1，本發(fā)明的數(shù)字控制環(huán)具有用于產(chǎn)生輸出頻率的數(shù)控振蕩器。另外，數(shù)字控制環(huán)包括相位檢測器裝置，該相位檢測器裝置用于檢測參考頻率和依賴于振蕩器的輸出頻率的頻率之間的相位差，并且用于將相位差轉(zhuǎn)換為數(shù)字控制信號。數(shù)字環(huán)路濾波器被用于將數(shù)字控制信號或從數(shù)字控制信號中得到的數(shù)字信號提供給數(shù)控振蕩器，以便調(diào)整輸出頻率。根據(jù)本發(fā)明，數(shù)字鎖相環(huán)的特征在于該相位檢測器裝置包括Δ-∑頻率決策器。
相位檢測器裝置中Δ-∑頻率決策器的使用意味著該相位檢測器裝置具有適合于集成到低μ(sub-μ)CMOS工藝中的簡單設(shè)計。另一個主要優(yōu)點在于由頻率量化產(chǎn)生的噪聲被移動到穩(wěn)態(tài)PLL的傳輸帶寬極限之上的更高頻率范圍內(nèi)。這顯著地改善對雜散頻率的抑制。本發(fā)明PLL的另一優(yōu)點是，Δ-∑頻率決策器意味著可以舍棄在頻率決策器之后的信號路徑中的電荷泵電路。這意味著整個數(shù)字鎖相環(huán)可以不包括任何種類的集成的或分離的電容器。此外，本發(fā)明的數(shù)字鎖相環(huán)可以在抖動和瞬時響應(yīng)方面具有卓越的特性。
根據(jù)一種有利的改進方案，該Δ-∑頻率決策器具有后置的用于產(chǎn)生包含頻率值的數(shù)字信號的數(shù)字頻率控制裝置，該數(shù)字信號用于激勵環(huán)路濾波器。該頻率控制裝置能夠借助簡單的雙路復用器來實現(xiàn)。
依據(jù)本發(fā)明的一種特別優(yōu)選的改進方案，數(shù)字環(huán)路濾波器是三階或更高階的。三階環(huán)路濾波器實現(xiàn)-60dB/decade的衰減，這種衰減充分地濾去頻率量化噪聲。
數(shù)字環(huán)路濾波器優(yōu)選地是巴特沃斯型、貝塞爾型、切比雪夫型或者考爾型，所述的最后兩種濾波器類型由于其陡峭的截止特性而尤其是優(yōu)選的。
本發(fā)明的另一有利的改進方案的特征在于，波數(shù)字濾波器被選擇作為數(shù)字環(huán)路濾波器。波數(shù)字濾波器僅僅需要短字長的濾波器系數(shù)和內(nèi)部狀態(tài)變量。此外，波數(shù)字濾波器比普通的數(shù)字濾波器需要更低的功耗。使用波數(shù)字濾波器的另一優(yōu)點在于，在例如可能由噪聲脈沖引起的溢出之后它們具有極好的恢復響應(yīng)。波數(shù)字濾波器的固有的鈍性意味著對輸入噪聲脈沖的濾波器響應(yīng)應(yīng)完全消失。波數(shù)字濾波器可以在L.Gazsi的出版物“Explicit Formulas for Lattice Wave DigitalFilters”(IEEE Transactions on Circuits and Systems，卷32，第1期，第68-88頁，1985年1月)中找到。
本發(fā)明的另一有利的改進方案的特征在于，數(shù)字頻率控制裝置和環(huán)路濾波器具有被布置在它們之間的積分器。該數(shù)字積分器的任務(wù)是將頻率信息轉(zhuǎn)換為相位信息。雖然該數(shù)字積分器也可以被設(shè)置在信號路徑中的不同位置處，例如被設(shè)置在環(huán)路濾波器之后或在采樣率轉(zhuǎn)換電路(下面將更詳細地進行描述)和噪聲整形器(噪聲整形級)之間，它的最佳位置是在數(shù)字頻率控制裝置和環(huán)路濾波器之間，因為在這個位置中存在最佳的動態(tài)控制范圍和低功耗。
本發(fā)明的另一有利的改進方案的特征在于，環(huán)路濾波器之后的信號路徑包含量化器，該量化器以減少的字長將輸入值重新量化為輸出值。該量化器首先能夠使數(shù)字環(huán)路濾波器中的通常較長的字長匹配于數(shù)控振蕩器的輸入的較短字長。其次，根據(jù)量化器的一個特別優(yōu)選的改進方案，由量化誤差引起的相位噪聲(抖動)能夠通過提高量化器中的采樣率而向較高頻率移動。如果量化器附加地包含噪聲整形器，則這是特別有利的，因為雖然該噪聲整形器在低頻處減少相位噪聲，但它在高頻處放大相位噪聲。
下面參考附圖利用本發(fā)明的典型的實施例和變型方案對本發(fā)明進行說明，其中

圖1示出使用數(shù)控振蕩器的本發(fā)明數(shù)字PLL的結(jié)構(gòu)；圖2示出圖1中所示的數(shù)字處理器的設(shè)計；圖3示出圖2中所示的過采樣Δ-∑頻率決策器的電路圖；圖4示出圖2中所示的頻率控制單元的電路圖；圖5示出圖2中所示的量化和速率轉(zhuǎn)換單元的電路圖；圖6示出圖2中所示的量化和速率轉(zhuǎn)換單元的第一變型方案；圖7示出圖2中所示的量化和速率轉(zhuǎn)換單元的第二變型方案；圖8示出兩個顯示隨頻率變化的相位噪聲或累積相位噪聲(絕對抖動)的曲線圖；圖9示出隨著時間的過去顯示來自數(shù)控振蕩器的仿真輸出信號的曲線圖；圖10示出隨著時間的過去顯示數(shù)控振蕩器的對應(yīng)于圖9中信號的數(shù)字輸入信號的曲線圖；圖1示出根據(jù)本發(fā)明的數(shù)字PLL的一般設(shè)計。該數(shù)字PLL包括通過數(shù)字控制總線2被連接到數(shù)控振蕩器(DCO)4的輸入端3上的數(shù)字處理器1。數(shù)控振蕩器的輸出端5輸出模擬頻率信號。該信號通過電連接6被提供給數(shù)字處理器1的第一輸入端7。數(shù)字處理器1的第二輸入端8具有施加到其上的參考頻率或參考時鐘Fref。
圖1中所示的電路能夠以完全集成的形式被制造在單個集成電路中。
圖2示出數(shù)字處理器1的框圖。該數(shù)字處理器包括Δ-∑頻率決策器11、數(shù)字頻率控制單元12、數(shù)字積分器13、數(shù)字環(huán)路濾波器14和數(shù)字量化和速率轉(zhuǎn)換單元15。
參考頻率Fref和來自數(shù)控振蕩器4的輸出信號被提供給Δ-∑頻率決策器11。數(shù)字頻率控制單元12通過輸入端16接收頻率合成參數(shù)。濾波器參數(shù)以及可能還有狀態(tài)值能夠通過輸入端17被提供給數(shù)字環(huán)路濾波器14。下面參考圖3-7更詳細地說明各個塊的設(shè)計以及圖2中所示的電路的工作方式。
圖3示出Δ-∑頻率決策器11的電路設(shè)計。來自數(shù)控振蕩器4的模擬輸出信號被提供給具有適當選擇的分頻系數(shù)N和N-L的雙模分頻器電路20的輸入端。來自雙模分頻器電路20的分頻輸出信號Fdif首先被連接到相位比較器21的時鐘輸入端上并且其次為延遲元件22指定時鐘，來自相位比較器21的輸出信號F_digital通過該延遲元件被施加到雙模分頻器電路20的輸入端23上以便選擇分頻系數(shù)。例如，頻率比較器21為簡單的D型觸發(fā)器的形式，其中參考頻率Fref被提供給觸發(fā)器21的D輸入端8。
該(一階)Δ-∑頻率決策器11被用于將來自數(shù)控振蕩器4的頻率/相位信息轉(zhuǎn)換到數(shù)字域中。該Δ-∑頻率決策器11以1比特的精度執(zhí)行參考頻率Fref和數(shù)控振蕩器4的輸出頻率之間的頻率誤差的粗略量化。此外，(二進制)輸出比特流F_igital經(jīng)受噪聲整形，也就是由頻率量化引起的噪聲被偏移到更高頻率范圍。
圖3中所示的Δ-∑頻率決策器的工作方式在現(xiàn)有技術(shù)中是已知的并且在例如開頭所提到的R.D.Beards和A.Copeland所著的文章“AnOversampling Delta-Sigma Frequency Discriminator”中進行了詳細描述。該文章表明，圖3中所示的電路具有與傳統(tǒng)的一階Δ-∑調(diào)制器相同的特性，也就是，輸出端上的量化噪聲通過高通濾波被抑制。在這種情況下，來自觸發(fā)器21的輸出信號(比特流)F_digital可以被視為參考頻率Fref和來自數(shù)控振蕩器4的輸出頻率信號之間的相位差的算術(shù)符號，也就是說觸發(fā)器21擔當產(chǎn)生該相位差的1比特近似值的相位量化器(相位決策器)。還要指出，時鐘頻率Fdiv在PLL的穩(wěn)定狀態(tài)中近似地相當于參考頻率Fref，其中以該時鐘頻率Fdiv對觸發(fā)器21和延遲元件22定時，并且該時鐘頻率Fdiv表示來自觸發(fā)器21的數(shù)字(二進制)輸出比特流F_digital的采樣率。還要指出，相位比較器21實際上可以具有更復雜的設(shè)計，并且除了D型觸發(fā)器之外還具有相位/頻率檢測器，以便在瞬時過程中將控制回路改變?yōu)榉€(wěn)定狀態(tài)。
比特流F_digital被提供給頻率控制單元12。該單元在圖4中被更詳細地示出。它的任務(wù)是規(guī)定數(shù)控振蕩器4的輸出頻率。頻率控制單元12基本上包括雙路復用器MUX30，兩個不同的頻率控制參數(shù)vx和vy在該雙路復用器的復用器輸入端上被提供到該雙路復用器。當控制信號F_digital具有邏輯狀態(tài)0時，復用器輸入端0(也就是頻率控制參數(shù)vy)被選擇。否則，也就是當控制信號F_digital的邏輯狀態(tài)為1時，復用器輸入端1(也就是頻率控制參數(shù)vx)被選擇。相應(yīng)地被選擇的頻率控制參數(shù)vx或者vy被表示為數(shù)字字(例如字長為20)并且構(gòu)成來自頻率控制單元12的輸出信號F_synt。
將圖3和4一起看，揭示了來自Δ-∑頻率決策器11的輸出比特流F_digital控制雙模分頻器電路20和復用器30如果F_digital等于0，那么在下一采樣時間雙模分頻器電路20的分頻系數(shù)為值N并且來自復用器30的輸出值為恒定值vy。如果F_digital具有值1，那么雙模分頻器電路20將在隨后的采樣時間使用分頻值N-L，并且F_synt的值為vx。
vy和vx的值是恒定的。它們可以提前被計算并被存儲在ROM、RAM、或者閃存芯片中。
數(shù)控振蕩器4的有效的頻率范圍依賴于容許的最大和最小值，該容許的最大和最小值可通過數(shù)字控制總線2從處理器1被傳送至振蕩器4。眾所周知的是，時間域中的平均允許來自數(shù)控振蕩器4的輸出信號的頻率分辨率非常精細地被調(diào)節(jié)并且意味著該頻率分辨率幾乎只依賴于數(shù)字處理器1的比特精度。如果PLL作為頻率合成器工作，振蕩器4的合成的輸出頻率如下被獲得Fgoal＝n*Fref， (1)其中n為任一實數(shù)，并且Fgoal是振蕩器4的所期望的輸出頻率。
這允許連續(xù)的頻率調(diào)諧。這需要這樣來選擇n的值，使得Fgoal覆蓋頻率合成器的容許的調(diào)諧范圍。針對Fgoal和Fref的已知值，頻率控制電路12的頻率控制參數(shù)vx和vy能夠如下被計算
整數(shù)分頻系數(shù)N根據(jù)以下的公式獲得N＝[Fgoal/Fref]，(2)其中[·]表示加括號的表達式的整數(shù)部分+1。L表示為選擇分頻系數(shù)Nfrac的適當值而選擇的整數(shù)設(shè)計參數(shù)。Nfrac根據(jù)下式獲得Nfrac＝(N-Fgoal/Fref)/L。(3)基于從等式(1)-(3)得出的關(guān)系n＝N-Nfrac*L (4)Nfrac是縮放L倍的分數(shù)分頻系數(shù)。
現(xiàn)在根據(jù)以下等式來定義頻率控制參數(shù)vy和vxvy＝Nfrac并且vx＝Nfrac-1 (5)等式(1)-(5)的結(jié)果是，針對Fgoal/Fref的給定比值(也就是針對給定分頻系數(shù)n)，當使用不同的L值時，獲得不同的被縮放的分數(shù)分頻系數(shù)Nfrac并且因此也獲得不同的頻率控制參數(shù)vx和vy。
頻率控制單元12還可以被用于將頻率調(diào)制施加于來自數(shù)控振蕩器4的輸出信號上。為了解釋這種選擇，被縮放的分數(shù)分頻系數(shù)Nfrac被寫成以下形式Nfrac＝Nfrac0+mod_Nfrac，(6)其中Nfrac0是沒有調(diào)制的(被縮放的)分數(shù)分頻值，并且mod_Nfrac是用于頻率調(diào)制的(被縮放的)數(shù)字輸入值。假設(shè)來自數(shù)控振蕩器4的被調(diào)制的輸出頻率由下列表達式給定Fgoal＝Fgoal0+mod_Freq (7)其中Fgoal0是振蕩器4的沒有調(diào)制的輸出頻率，并且mod_Freq是振蕩器4的輸出頻率的調(diào)制分量，等式(4)導致下列關(guān)系mod_Freq＝-mod_Nfrac*L*Fref (8)因為L和Fref在調(diào)制期間是恒定的，所以對現(xiàn)在可變的頻率控制參數(shù)vx和vy的適當?shù)臄?shù)字信號處理允許獲得數(shù)控振蕩器4的輸出頻率的數(shù)字調(diào)制。
根據(jù)圖2，來自頻率控制單元12的數(shù)字輸出信號F_synt被提供給數(shù)字積分器13。數(shù)字積分器借助積分將數(shù)字頻率信息轉(zhuǎn)換為相位信息。在積分器13的輸出端上可得到的相位信息是具有對PLL的跟蹤特性的線性響應(yīng)的相位誤差信號。數(shù)字積分器13也可以被布置在信號路徑中的不同點處，例如被布置在環(huán)路濾波器14之后或被布置在(稍后解釋的)速率轉(zhuǎn)換單元和噪聲整形器(噪聲整形級)之間。
積分器13的輸出端上的相位誤差信號的線性允許數(shù)字環(huán)路濾波器14以本身已知的方式被實現(xiàn)。與模擬濾波器裝置相比，數(shù)字環(huán)路濾波器14的使用允許完全新的選擇首先，數(shù)字PLL不需要電荷泵并且因此也不需要任何種類的(集成的或分離的)電容器。第二，閉環(huán)的傳遞函數(shù)能夠在不使用電感器或者有效環(huán)路濾波器拓撲的情況下以較高(三或四)階來實現(xiàn)。第三，閉環(huán)的傳遞函數(shù)的形狀能夠根據(jù)巴特沃斯(Butterworth)、貝塞爾(Bessel)、切比雪夫(Chebishev)和考爾(Cauer)濾波器規(guī)范來規(guī)定。因此，數(shù)字濾波器能夠被用于獲得傳遞函數(shù)的高選擇性的截止特性，該截止特性不能以使用電荷泵的模擬PLL來實現(xiàn)。其原因是模擬PLL中寄生極點和零點的存在，這些寄生極點和零點對閉環(huán)PLL的傳遞函數(shù)施加二階影響，并且因此無法接受地損害模擬PLL的穩(wěn)定性。
對于本發(fā)明來說，閉環(huán)(數(shù)字)PLL的具有陡峭截止頻率的較高(三或四)階傳遞函數(shù)的使用是非常有利的，因為如已經(jīng)所描述的那樣數(shù)字處理器的主要缺點是由有限字長引起的雜散頻率的存在。重要的是能夠針對在PLL的制造或操作過程中出現(xiàn)的所有工藝和溫度變化控制或掌握這些雜散頻率或噪聲。這是因為噪聲破壞PLL的輸出頻率的頻譜并且提高PLL的噪聲電平(固有噪聲電平)。換句話說，噪聲降低相位噪聲質(zhì)量(PLL的抖動質(zhì)量)。
如已經(jīng)解釋的，Δ-∑頻率決策器11的基本優(yōu)點在于將噪聲移動到數(shù)字PLL的傳遞函數(shù)的阻帶并且因此產(chǎn)生利用環(huán)路濾波器有效抑制PLL的可能性。然而，Δ-∑頻率決策器11的噪聲整形功能具有+20dB/decade的噪聲增益，因此普通的二階環(huán)路濾波器在阻帶中使由頻率量化產(chǎn)生的噪聲衰減-20dB/decade，而不是其實際的-40dB/decade的衰減。為了在阻帶中實現(xiàn)-40dB/decade的衰減，因此必要的是具有至少一個有-60dB/decade的衰減的環(huán)路濾波器(也就是至少一個三階濾波器)，其中通過具有所述濾波器階數(shù)的切比雪夫和考爾濾波器實現(xiàn)尤其是具有陡峭邊沿的截止響應(yīng)。
已知的是，噪聲分析對于模擬PLL來說有重要意義。沒有其它的對包括數(shù)字信號處理的PLL適用。然而，在數(shù)字和模擬方法之間存在差異當數(shù)字環(huán)路濾波器被使用時，有必要對兩個方面執(zhí)行“位真”分析，即在最低有效位(LSB)上的位截斷(截止)和在最高有效位(MSB)位置上的溢出的修正。此外，通過縮放環(huán)路內(nèi)的內(nèi)部數(shù)字信號，各個數(shù)字電路元件的動態(tài)范圍需要以最佳的方式來使用并且彼此諧調(diào)。這些機制需要數(shù)字技術(shù)領(lǐng)域內(nèi)的相對高水平的技術(shù)知識。為了降低濾波器系數(shù)和內(nèi)部狀態(tài)變量的字長需求，因此有利的是所使用的環(huán)路濾波器14為波數(shù)字濾波器。這提供對濾波器的功耗以及其在輸入信號突然溢出的情況下的恢復特性的有益影響。
圖5示出圖2中所示的量化和速率轉(zhuǎn)換單元15的第一變型方案15.1。量化和速率轉(zhuǎn)換單元15.1包括供應(yīng)速率轉(zhuǎn)換級41的量化器40。速率轉(zhuǎn)換級41的輸出被連接到數(shù)字控制總線2上。
以頻率Fdiv對數(shù)字濾波器進行定時，該頻率通常與來自數(shù)控振蕩器4的輸出信號的頻率Fgoal不同。因此，在數(shù)字環(huán)路濾波器14和數(shù)控振蕩器4的輸入端3之間需要采樣率轉(zhuǎn)換。此外，在數(shù)字環(huán)路濾波器14中被處理的數(shù)字信號的字長通常比數(shù)控振蕩器4的容許的輸入字長要長(20位或更多)，其中數(shù)控振蕩器4的容許的輸入字長通常短于14位。因此，頻率/相位信息必須(根據(jù)積分器13是否被設(shè)置在圖2中所示的位置處或直到在量化和相位轉(zhuǎn)換單元15中才被設(shè)置)被再次量化(量化為各個位的第一量化已在Δ-∑頻率決策器11中被執(zhí)行)。隨后，量化器40被稱作DCO量化器。
如果由DCO量化器40引起的量化誤差是可以忽略的(這例如適用于n≈1)，那么來自數(shù)字環(huán)路濾波器14的輸出頻率信號能夠被直接量化(采樣率為頻率Fdiv并且在穩(wěn)定狀態(tài)中近似地相當于參考頻率Fref)。速率轉(zhuǎn)換能夠通過簡單的中繼器41來執(zhí)行。
圖6示出當n＞＞1時量化和速率轉(zhuǎn)換單元15的變型方案15.2。在這種情況下，F(xiàn)goal明顯大于Fref，這在相位調(diào)制或頻率調(diào)制系統(tǒng)中的發(fā)送/接收器電路中是正常情況。如果DCO量化器40的影響是不可忽略的，則該影響能夠通過圖6中所示的裝置被顯著地降低或避免。因為量化誤差和其頻譜功率密度與DCO量化器40的時鐘頻率成反比，所以DCO量化器40的量化誤差能夠通過使DCO量化器40的時鐘頻率向更高頻率移動來減小。為此，圖6中所顯示的量化和速率轉(zhuǎn)換單元15.2包括被用于為DCO量化器40產(chǎn)生合適的時鐘的分頻器電路42。分頻器電路42用整數(shù)分頻系數(shù)M來除在輸入端處從數(shù)控振蕩器4接收到的輸出信號，并將被分頻的信號提供給DCO量化器40的時鐘輸入端。需要這樣來選擇值M，使得獲得量化誤差的充分減小。在這種情況下，需要兩個具有不同轉(zhuǎn)換因子A和B的采樣率轉(zhuǎn)換級43、44。具有轉(zhuǎn)換因子A的采樣率轉(zhuǎn)換級43被布置在DCO量化器40之前，而具有轉(zhuǎn)換因子B的采樣率轉(zhuǎn)換級44被連接在DCO量化器40之后。采樣率轉(zhuǎn)換級43將環(huán)路濾波器的輸出端處的采樣率Fdiv內(nèi)插到對應(yīng)于被M除的數(shù)控振蕩器4的輸出頻率的采樣率中。第二采樣率轉(zhuǎn)換級44通過因子M內(nèi)插采樣率。這兩種采樣率轉(zhuǎn)換都能夠利用簡單的中繼器(repeater)來實現(xiàn)。
通過選擇合適的分頻系數(shù)M，能夠在DCO量化器40的功耗和量化誤差的消除之間做出折衷。DCO量化器的時鐘頻率越高，圖6中所顯示的電路的功耗就越高并且量化誤差就越小。
圖7示出量化和速率轉(zhuǎn)換單元15的第三變型方案15.3，該變型方案與第二變型方案15.2的不同僅在于DCO量化器45附加地包括噪聲整形器。該解決方案在盡管DCO量化器40的時鐘速率(與Fdiv相比)被增加但過大的量化誤差仍然繼續(xù)存在(也就是說為M選擇了小值)時或者當小值M引起實施問題時是有利的。具有噪聲整形器45的DCO量化器有兩種功能。第一，它執(zhí)行必要的量化。第二，它減小由于使相位噪聲(抖動)向較高頻率移動而產(chǎn)生的量化誤差的影響。噪聲整形器因此在低頻處減小量化誤差(相位噪聲)的影響，但同時在較高頻率處放大相位噪聲。在一階噪聲整形器的情況下，在較高頻率處增益為+20dB/decade。因此可以這樣選擇并調(diào)整分頻系數(shù)M和噪聲整形器的階數(shù)，使得量化誤差(考慮到通過相應(yīng)整形器的放大)被移動到最佳的頻率范圍。
上面的陳述表明，大量的設(shè)計參數(shù)(L、數(shù)字環(huán)路濾波器14的類型和階數(shù)、積分器13的位置、M、DCO量化器45中的噪聲整形器的階數(shù)、各個數(shù)字電路元件的字長的規(guī)定等等)可用于針對相應(yīng)的應(yīng)用實例設(shè)計就在制造或者操作過程中出現(xiàn)的工藝或者溫度變化而言展示出最佳響應(yīng)的PLL，其中將來的遠遠低于μ特征尺寸的CMOS技術(shù)的要求能夠被遵守并被利用。
下文介紹不限制一般特性的本發(fā)明的特殊例子例如，數(shù)字處理器的基本參數(shù)是Fref＝300MHz；Fgoal＝4.8648GHz；針對L＝2的選擇，獲得n＝4864.8/300＝16.216，因此N＝17，N-L＝15。
由此得出Nfrac＝(N-n)/L＝(17-16.216)/2＝0.392。
這些值產(chǎn)生頻率控制參數(shù)vy和vx的下列值vy＝Nfrac＝0.392vx＝Nfrac-1＝-0.608。
當為頻率控制單元12使用20位的內(nèi)部字長時，頻率控制參數(shù)vx、vy用下列值來表示vy_int＝round(vy*524288)＝205521vx_int＝round(vx*524288)＝-318767其中vy_int和vx_int是在最低有效位中使用取整操作524288＝219(其對應(yīng)于20位表示)表示的頻率控制參數(shù)vy和vx。
KT＝1/400MHz并且F0＝4.913448GHz表示數(shù)控振蕩器4的參數(shù)。KT表示增益因子并且F0表示振蕩器的空轉(zhuǎn)頻率。
為了使PLL完善，還需要數(shù)字濾波器14和DCO量化器40(參見圖5)的設(shè)計參數(shù)。量化器40應(yīng)具有14位的字長。假設(shè)閉環(huán)PLL的傳遞函數(shù)展示出三階巴特沃斯形狀(-60dB/decade衰減)，其中截止頻率為fco＝800KHz。
圖8-10示出這種PLL的仿真結(jié)果。在這種情況下，已假定Δ-∑頻率決策器11中有2ps的滯后。
圖8的上部在以Hz為單位的頻率上示出在穩(wěn)定狀態(tài)中數(shù)控振蕩器4的頻率輸出端上PLL的總相位噪音。圖8的下部在以Hz為單位的頻率上示出積分平均(RMS)抖動。在兩個圖中，x軸代表與載頻Fgoal的頻率偏移。該圖使無雜散頻率音的極好的抖動響應(yīng)變得清楚。
圖9隨著時間(以s為單位)的過去示出顯示PLL的輸出頻率的圖。該曲線已利用上面指出的參數(shù)借助仿真計算被確定。它示出PLL的瞬時響應(yīng)以及PLL對數(shù)控振蕩器4中的突然的參數(shù)變化的反應(yīng)。
數(shù)控振蕩器4在t＝O時以4.913448GHz的空轉(zhuǎn)頻率起動。圖9示出在2μs后已達到4.8648GHz的目標頻率Fgoal。在瞬時過程期間的頻率變化為48.648MHz。
數(shù)字PLL的參數(shù)變化可能發(fā)生在制造過程期間或在操作期間(例如作為溫度漂移)。基本上，僅有兩個參數(shù)可能發(fā)生顯著變化KT值和空轉(zhuǎn)頻率。這兩個參數(shù)都涉及數(shù)控振蕩器4。數(shù)字處理器1對溫度漂移和其他變化不敏感。
在時間t＝1.68μs時，仿真規(guī)定數(shù)控振蕩器4中KT增益因子的10％的突然的階躍變化。圖9示出在短暫的瞬變時間后數(shù)控振蕩器4已返回到目標頻率Fgoal。
圖10示出在數(shù)控振蕩器4的輸入端處(也就是在量化和速率轉(zhuǎn)換單元15的輸出端處)的相關(guān)變化。變得清楚的是，在1.68μs時發(fā)生的變化被保持。其原因是有必要補償閉環(huán)中的KT增益因子的仿真變化。針對數(shù)控振蕩器4的空轉(zhuǎn)頻率的變化獲得類似的結(jié)果。
總而言之，可以說本發(fā)明允許發(fā)射機和接收機的中央電路部分利用也適合于特征尺寸顯著低于μ范圍的未來CMOS技術(shù)的技術(shù)來設(shè)計，其中特別是能夠避免使用集成的或分離的電容。
權(quán)利要求
1.一種數(shù)字鎖相環(huán)，具有-數(shù)控振蕩器(4)，用于產(chǎn)生輸出頻率；-相位檢測器裝置(11，12，13)，用于檢測參考頻率和依賴于振蕩器(4)的輸出頻率的頻率之間的相位差，以及用于將該相位差轉(zhuǎn)換為數(shù)字控制信號，其中該相位檢測器裝置(11，12，13)包括Δ-∑頻率決策器(11)；以及-數(shù)字環(huán)路濾波器(14)，所述數(shù)字控制信號或從所述數(shù)字控制信號得出的數(shù)字信號通過該數(shù)字環(huán)路濾波器被提供給所述數(shù)控振蕩器(4)以便調(diào)整輸出頻率。
2.如權(quán)利要求1所述的數(shù)字鎖相環(huán)，其特征在于，所述Δ-∑頻率決策器(11)包括多模分頻器(20)和連接在該多模分頻器之后的相位比較器(21)，其中來自該相位比較器(21)的輸出信號被反饋給該多模分頻器(20)的控制輸入端(23)，以便選擇該多模分頻器(20)的分頻系數(shù)。
3.如權(quán)利要求1或2所述的數(shù)字鎖相環(huán)，其特征在于數(shù)字頻率控制裝置(12)，該數(shù)字頻率控制裝置被連接在所述Δ-∑頻率決策器(11)之后，用于產(chǎn)生包含頻率值的數(shù)字信號，該數(shù)字信號用于激勵所述環(huán)路濾波器(14)。
4.如上述權(quán)利要求之一所述的數(shù)字鎖相環(huán)，其特征在于，所述數(shù)字環(huán)路濾波器(14)是三階或更高階的。
5.如上述權(quán)利要求之一所述的數(shù)字鎖相環(huán)，其特征在于，所述數(shù)字環(huán)路濾波器(14)是巴特沃斯型、貝塞爾型、切比雪夫型或者考爾型。
6.如上述權(quán)利要求之一所述的數(shù)字鎖相環(huán)，其特征在于，所述數(shù)字環(huán)路濾波器(14)是波數(shù)字濾波器。
7.如權(quán)利要求3所述的數(shù)字鎖相環(huán)，其特征在于被布置在所述數(shù)字頻率控制裝置(12)和所述數(shù)字環(huán)路濾波器(14)之間的數(shù)字積分器(13)。
8.如上述權(quán)利要求之一所述的數(shù)字鎖相環(huán)，其特征在于量化器(40，45)，該量化器被連接在所述數(shù)字環(huán)路濾波器(14)之后并且該量化器將輸入值重新量化為具有減少的字長的輸出值。
9.如權(quán)利要求8所述的數(shù)字鎖相環(huán)，其特征在于，來自所述量化器(40，45)的輸出值的采樣率相對于所述量化器(40，45)的輸入值的采樣率被提高。
10.如權(quán)利要求9所述的數(shù)字鎖相環(huán)，其特征在于，利用分頻器(42)從所述數(shù)控振蕩器(4)的輸出頻率得到用于所述量化器(40，45)的時鐘。
11.如權(quán)利要求8至10之一所述的數(shù)字鎖相環(huán)，其特征在于，所述量化器(45)包括用于使相位噪聲向較高頻率移動的噪音整形器。
全文摘要
一種數(shù)字鎖相環(huán)具有用于產(chǎn)生輸出頻率的數(shù)控振蕩器(4)、用于檢測參考頻率和振蕩器(4)的輸出頻率之間的相位差的相位檢測器裝置(11，12，13)、和被連接在相位檢測器裝置之后的用于激勵數(shù)控振蕩器(4)的數(shù)字環(huán)路濾波器(14)，其中所述相位檢測器裝置包括Δ－∑頻率決策器(11)。
文檔編號H03L7/085GK1926766SQ200580004572
公開日2007年3月7日 申請日期2005年1月12日 優(yōu)先權(quán)日2004年2月12日
發(fā)明者L·加西 申請人:英飛凌科技股份公司