專利名稱：具有芯片上終結(jié)電路的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種半導(dǎo)體存儲器件；更具體而言涉及一種具有用以降低噪聲之芯片上終結(jié)電路的半導(dǎo)體存儲器件。
背景技術(shù)：
一般而言，半導(dǎo)體存儲器件系被用以當(dāng)作計(jì)算系統(tǒng)，微處理系統(tǒng)等的主要存儲器。在系統(tǒng)中，許多儲存在半導(dǎo)體存儲器件之?dāng)?shù)據(jù)，會藉由芯片組傳送到緩沖器、中央處理單元(CPU)或系統(tǒng)的其它電路。在此，芯片組可以視為用以控制許多控制信號之控制裝置，其系用以控制緩沖器、中央處理單元(CPU)或其它電路、和系統(tǒng)之?dāng)?shù)據(jù)傳送。
當(dāng)數(shù)據(jù)從芯片組傳送到半導(dǎo)體存儲器件時，即，輸出自芯片組輸出緩沖器之?dāng)?shù)據(jù)信號，被輸入到半導(dǎo)體存儲器件的輸入緩沖器時，會發(fā)生信號反射的情形。信號反射系一種因?yàn)檩斎刖彌_器的輸入阻抗沒有精確匹配傳輸線的阻抗，所以某些輸入到半導(dǎo)體存儲器件之輸入緩沖器的信號會被反射到傳輸線之現(xiàn)象。
若系統(tǒng)的操作速度不快，即，2個連續(xù)輸出自芯片組之?dāng)?shù)據(jù)間的時間間隔很長，則信號反射可以忽略。但是，若系統(tǒng)的操作速度快于預(yù)定值，如，2個連續(xù)輸出自芯片組之?dāng)?shù)據(jù)間的時間間隔非常短，則因?yàn)橛行盘柗瓷?，所以系統(tǒng)中之?dāng)?shù)據(jù)傳送的穩(wěn)定性無法保證。
換言之，在輸入的信號和下一個輸入的信號之間有干擾現(xiàn)象。因此，下一個輸入的信號并不會穩(wěn)定地輸入到半導(dǎo)體存儲器件。為了防止系統(tǒng)因干擾現(xiàn)象所造成的不穩(wěn)定性，系統(tǒng)板包含一個終結(jié)電路，用以使半導(dǎo)體存儲器件的輸入阻抗對應(yīng)連接到半導(dǎo)體存儲器件之傳輸線的阻抗。
圖1為用于常規(guī)系統(tǒng)之常規(guī)終結(jié)電路的方塊圖。
如圖所示，常規(guī)的終結(jié)電路30系位在芯片組10和半導(dǎo)體存儲器件20之間。芯片組10包含輸出緩沖器11，用以將數(shù)據(jù)信號Da輸出到半導(dǎo)體存儲器件20。此外，半導(dǎo)體存儲器件20具有輸入緩沖器21，用以接收輸出自芯片組10的輸出緩沖器11之?dāng)?shù)據(jù)信號Da。芯片組10和半導(dǎo)體存儲器件20系藉由數(shù)據(jù)傳輸線40，通過常規(guī)的終結(jié)電路30耦合。換言之，數(shù)據(jù)傳輸線40貫穿常規(guī)的終結(jié)電路30，其中常規(guī)的終結(jié)電路30系位在包含在半導(dǎo)體存儲器件20之中的輸入緩沖器21外部附近。
在此，常規(guī)的終結(jié)電路30包含第一電阻器Ra和第二電阻器Rb。第一電阻器Ra系耦合在供應(yīng)電壓VDD和數(shù)據(jù)傳輸線40之間；而第二電阻器Rb系連接在數(shù)據(jù)傳輸線40和地VSS之間。
例如，若數(shù)據(jù)傳輸線40的阻抗為28Ω(歐姆)，則分別將第一和第二電阻器Ra和Rb設(shè)為56Ω(歐姆)，以使有等效的電阻，即，半導(dǎo)體存儲器件的輸入阻抗系設(shè)為28Ω(歐姆)。因此，在第一和第二電阻器Ra和Rb之間的共同節(jié)點(diǎn)被供應(yīng)了一半電平的供應(yīng)電壓，即1/2 VDD。
因此，經(jīng)由數(shù)據(jù)傳輸線40傳輸?shù)臄?shù)據(jù)信號Da可以穩(wěn)定地輸入到輸入緩沖器21；而反射信號Dr會因常規(guī)終結(jié)電路30中的第一和第二電阻器Ra和Rb而消失。然后，下一個數(shù)據(jù)信號可以傳輸?shù)捷斎刖彌_器21，而沒有反射信號Dr和下一個數(shù)據(jù)信號之間的干擾現(xiàn)象。
另一方面，常規(guī)半導(dǎo)體存儲器件的操作速度可以更快，而且常規(guī)半導(dǎo)體存儲器件可以發(fā)展成大規(guī)模集成電路。最近，響應(yīng)于先進(jìn)半導(dǎo)體存儲器件的快速操作速度和小尺寸，有人提出一種芯片上終結(jié)電路。

發(fā)明內(nèi)容
因此，本發(fā)明之目的系要提供一種具有芯片上終結(jié)電路之半導(dǎo)體存儲器件，用以通過同時導(dǎo)通芯片上終結(jié)電路中包括的兩個MOS晶體管，即兩個開關(guān)器件來減小噪聲。
根據(jù)本發(fā)明的一個方面，提供了一種芯片上終結(jié)電路，其被耦合于墊(pad)并且被包括在半導(dǎo)體存儲器件中，用于減小信號反射現(xiàn)象所導(dǎo)致的干擾，所述電路包括上拉塊，其被耦合于輸出節(jié)點(diǎn)和供應(yīng)電壓之間；下拉塊，其被耦合于輸出節(jié)點(diǎn)和地之間；以及控制塊，用于接收ODT控制信號以同時激勵上拉塊和下拉塊。
根據(jù)本發(fā)明之另一方面，本發(fā)明提供一種半導(dǎo)體存儲器件，其包含用以輸入和輸出數(shù)據(jù)信號或控制信號之多個輸入-輸出墊；用以響應(yīng)寫入指令信號儲存許多數(shù)據(jù)，和響應(yīng)讀取指令信號輸出儲存數(shù)據(jù)之內(nèi)部塊；及每個都耦合到每個輸入-輸出墊和內(nèi)部區(qū)域，用以減少由于信號反射現(xiàn)象所造成之干擾的多個芯片上終結(jié)電路，其中芯片上終結(jié)電路包含耦合在輸出節(jié)點(diǎn)和供應(yīng)電壓之間的上拉塊；耦合在輸出節(jié)點(diǎn)和地之間的下拉塊；及用以接收ODT控制信號以同時激勵上拉塊和下拉塊之控制塊。


根據(jù)下面參考相關(guān)附圖之優(yōu)選實(shí)施例的說明，本發(fā)明上述的和其它的目的與特征將會變得很清楚，其中圖1為用于常規(guī)系統(tǒng)之常規(guī)終結(jié)電路的方塊圖；圖2為根據(jù)本發(fā)明實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路的方塊圖；圖3為根據(jù)本發(fā)明另一實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路的方塊圖；及圖4為根據(jù)本發(fā)明另一實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路的方塊圖。
具體實(shí)施例方式
下面將參考附圖詳細(xì)說明根據(jù)本發(fā)明，具有用以減少噪聲的芯片上終結(jié)電路之半導(dǎo)體存儲器件。
半導(dǎo)體存儲器件包含用以輸入和輸出數(shù)據(jù)信號或控制信號之多個輸入-輸出墊；用以響應(yīng)寫入指令信號儲存許多數(shù)據(jù)，和響應(yīng)讀取指令信號輸出儲存數(shù)據(jù)之內(nèi)部塊；及每個都耦合到每個輸入-輸出墊和內(nèi)部區(qū)域，用以減少由于信號反射現(xiàn)象所造成之干擾的多個芯片上終結(jié)電路。
圖2為根據(jù)本發(fā)明實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路的方塊圖。
如圖所示，先進(jìn)半導(dǎo)體存儲器件包含存儲器核心區(qū)域80、輸出緩沖器60、輸入緩沖器70、芯片上終結(jié)電路50和輸入-輸出墊DQ。共同節(jié)點(diǎn)X耦合到芯片上終結(jié)電路50、輸入-輸出墊DQ、輸出緩沖器60和輸入緩沖器70。存儲器核心區(qū)域80包含多個單位單元(unit cell)、列譯碼器、行譯碼器，等等。在此，輸出緩沖器60系用以將輸出自存儲器核心區(qū)域80之輸出數(shù)據(jù)Dout，經(jīng)由輸入-輸出墊DQ，緩沖輸出到位在先進(jìn)半導(dǎo)體存儲器件外部之外部電路。輸入緩沖器70系用以經(jīng)由輸入-輸出墊DQ，將自外部電路輸入之輸入數(shù)據(jù)Din，遞送到存儲器核心區(qū)域80中。在此，輸入-輸出墊DQ系用以接收來自外部電路之?dāng)?shù)據(jù)，并且將數(shù)據(jù)輸出到外部電路。
參照圖2，芯片上終結(jié)電路50包含第一PMOS晶體管MP1、第一NMOS晶體管MN1、第三電阻器R2、第四電阻器R4和第一反相器I1。
第一PMOS晶體管MP1具有源極、漏極和柵極源極耦合到供應(yīng)電壓VDD，柵極用以接收ODT控制信號ODTCON，而漏極則耦合到第三電阻器R2。第三電阻器R2系耦合在第一PMOS晶體管MP1和共同節(jié)點(diǎn)X之間。第一反相器I1系用以將ODT控制信號ODTCON反相，然后將反相ODT控制信號輸出到第一NMOS晶體管MN1。同樣地，第一NMOS晶體管MN1具有源極、漏極和柵極源極耦合到地VSS，柵極用以接收反相ODT控制信號，而漏極則耦合到第四電阻器R4。第四電阻器R4系耦合在第一NMOS晶體管MN1和共同節(jié)點(diǎn)X之間。
芯片上終結(jié)電路50應(yīng)該在數(shù)據(jù)經(jīng)由輸入-輸出墊DQ輸入期間被使能，而在數(shù)據(jù)經(jīng)由輸入-輸出墊DQ輸出期間被去激勵。
若被激勵成為邏輯低電平之ODT控制信號ODTCON輸入到芯片上終結(jié)電路50，則第一PMOS晶體管MP1和第一NMOS晶體管MN1導(dǎo)通。然后，共同節(jié)點(diǎn)X被供應(yīng)一半電平的供應(yīng)電壓，即1/2 VDD。在此，共同節(jié)點(diǎn)X的阻抗等效于數(shù)據(jù)傳輸線的阻抗，其中數(shù)據(jù)傳輸線系連接到用以將先進(jìn)半導(dǎo)體存儲器件耦合到外部電路之輸入-輸出墊DQ。例如，數(shù)據(jù)傳輸線40的阻抗為28Ω(歐姆)，則分別將第三和第四電阻器R2和R4設(shè)為56Ω(歐姆)，以使等效電阻設(shè)為28Ω(歐姆)。
在上述的半導(dǎo)體存儲器件中，因?yàn)榈谝环聪嗥鱅1的延遲時間，所以第一PMOS和NMOS晶體管MP1和MN1的各柵極系在不同的時序接收到控制信號。換言之，反相ODT控制信號輸入到第一NMOS晶體管MN1柵極的時間點(diǎn)，晚于ODT控制信號輸入到第一PMOS晶體管MP1柵極的時間點(diǎn)。該時序間隙會在共同節(jié)點(diǎn)X產(chǎn)生噪聲，而此噪聲會對輸入的數(shù)據(jù)造成嚴(yán)重影響。
當(dāng)半導(dǎo)體存儲器件的操作速度較快時，第一反相器I1的延遲時間會降低半導(dǎo)體存儲器件之操作的可靠度和穩(wěn)定度。當(dāng)有許多數(shù)據(jù)輸入到半導(dǎo)體存儲器件時，由于時序間隙所產(chǎn)生的噪聲會造成錯誤。
圖3為根據(jù)本發(fā)明實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路的方塊圖。
如圖所示，半導(dǎo)體存儲器件包含存儲器核心區(qū)域400、輸出緩沖器200、輸入緩沖器300、芯片上終結(jié)電路100和輸入-輸出墊DQ。
芯片上終結(jié)電路100系用以使共同節(jié)點(diǎn)A的阻抗，等于從外部連接到輸入-輸出墊DQ之?dāng)?shù)據(jù)傳輸線的阻抗。共同節(jié)點(diǎn)A耦合到芯片上終結(jié)電路100、輸入-輸出墊DQ、輸出緩沖器200和輸入緩沖器300。存儲器核心區(qū)域400包含多個單位單元、列譯碼器、行譯碼器、感測放大器，等等。在此，輸出緩沖器200系用以將輸出自存儲器核心區(qū)域400之輸出數(shù)據(jù)Dout，經(jīng)由輸入-輸出墊DQ，緩沖輸出到位在先進(jìn)半導(dǎo)體存儲器件外部之外部電路。輸入緩沖器300系用以經(jīng)由輸入-輸出墊DQ，將自外部電路輸入之輸入數(shù)據(jù)Din，遞送到存儲器核心區(qū)域400中。在此，輸入-輸出墊DQ系用以接收來自外部電路之?dāng)?shù)據(jù)，并且將數(shù)據(jù)輸出到外部電路。
參照圖3，用以減少由于信號反射現(xiàn)象所造成的干擾之芯片上終結(jié)電路100，包含上拉塊120、下拉塊130和控制塊110。
控制塊110系用以接收ODT控制信號ODTCON，以同時激勵上拉塊120和下拉塊130。再者，控制塊130包含第一反相器I2和交叉耦合鎖存器。第一反相器I2系用以將ODT控制信號ODTCON反相，然后將反相ODT控制信號輸出到交叉耦合鎖存器。在此，交叉耦合鎖存器系由第一和第二NAND門ND1和ND2構(gòu)成。交叉耦合鎖存器系用以接收ODT控制信號ODTCON和輸出自第一反相器I2的反相ODT控制信號，然后產(chǎn)生第一和第二控制信號，以同時激勵上拉塊120和下拉塊130。第一NAND門ND1接收ODT控制信號ODTCON和第二NAND門ND2的輸出信號，然后輸出第一控制信號到上拉塊120。同樣地，第二NAND門ND2接收輸出自第一反相器I2的反相ODT控制信號和第一NAND門ND1的輸出信號，即，第一控制信號，然后輸出第二控制信號到下拉塊130。換言之，第一和第二NAND門ND1和ND2分別輸出第一和第二控制信號到上拉塊120和下拉塊130。
上拉塊120系用以供應(yīng)共同節(jié)點(diǎn)A供應(yīng)電壓VDD。上拉塊120包含第一PMOS晶體管MP2和第一電阻器R6。詳而言之，第一PMOS晶體管MP2具有源極、漏極和柵極源極耦合到供應(yīng)電壓VDD，柵極用以接收輸出自控制塊110的第一NAND門ND1之第一控制信號，而漏極則耦合到第一電阻器R6。第一電阻器R6系耦合在第一PMOS晶體管MP2和共同節(jié)點(diǎn)A之間。
此外，下拉塊130系用以供應(yīng)共同節(jié)點(diǎn)A地VSS。具有第一NMOS晶體管MN2和第二電阻器R8之下拉塊130，其結(jié)構(gòu)類似于上拉塊120。第一NMOS晶體管MN2具有源極、漏極和柵極源極耦合到地VSS，柵極用以接收輸出控制塊110的第二NAND門ND2之第二控制信號，而漏極則耦合到第二電阻器R8。第二電阻器R8系耦合在第一NMOS晶體管MN2和共同節(jié)點(diǎn)A之間。
下面，將參照圖3，詳細(xì)說明芯片上終結(jié)電路100的操作。
芯片上終結(jié)電路100應(yīng)該在數(shù)據(jù)經(jīng)由輸入-輸出墊DQ輸入期間被使能，而在數(shù)據(jù)經(jīng)由輸入-輸出墊DQ輸出期間被去激勵。換言之，當(dāng)經(jīng)由輸出緩沖器200，傳輸自存儲器核心區(qū)域400的數(shù)據(jù)被輸出到輸入-輸出墊DQ時，ODT控制信號ODTCON被輸入成為邏輯低電平。然后，第一PMOS晶體管MP2和第一NMOS晶體管MN2關(guān)斷。
相反，當(dāng)數(shù)據(jù)系經(jīng)由輸入-輸出墊DQ輸入到輸入緩沖器300時，ODT控制信號ODTCON被輸入成為邏輯高電平。然后，來自第一NAND門ND1之第一控制信號被輸出成為邏輯低電平；及來自第二NAND門ND2之第二控制信號被輸出成為邏輯高電平。因此，第一PMOS晶體管MP2和第一NMOS晶體管MN2都導(dǎo)通。
然后，若第一電阻器R6的電阻和第二電阻器R8的電阻相同，則共同節(jié)點(diǎn)A被供應(yīng)一半電平的供應(yīng)電壓，即1/2 VDD。因此，共同節(jié)點(diǎn)A的阻抗等效于數(shù)據(jù)傳輸線的阻抗，其中數(shù)據(jù)傳輸線系從半導(dǎo)體存儲器件外部被連接到輸入-輸出墊DQ。例如，若數(shù)據(jù)傳輸線40的阻抗為28Ω(歐姆)，則分別將第一和第二電阻器R6和R8設(shè)為56Ω(歐姆)，以使等效電阻設(shè)為28Ω(歐姆)。
因此，在數(shù)據(jù)信號經(jīng)由輸入-輸出墊DQ，連續(xù)輸入到輸入緩沖器300期間所產(chǎn)生的反射信號，不會回到數(shù)據(jù)傳輸線。反射信號可以藉由芯片上終結(jié)電路100消失。然后，數(shù)據(jù)信號可以傳輸?shù)捷斎刖彌_器300，而沒有由于響應(yīng)前面的數(shù)據(jù)信號之反射信號所造成的干擾現(xiàn)象。
此外，因?yàn)楦鶕?jù)本發(fā)明包含在芯片上終結(jié)電路100之控制塊110，包含由兩個NAND門構(gòu)成之交叉耦合鎖存器，所以上拉塊120的第一PMOS晶體管MP2和下拉塊130的第一NMOS晶體管MN2系同時導(dǎo)通，即激勵。換言之，上拉塊120和下拉塊130系同時被使能。
同樣地，當(dāng)芯片上終結(jié)信號ODTCON被輸入成為邏輯低電平，即被去激勵時，控制塊110的第一和第二NAND門，分別將第一和第二控制信號，同時輸出到第一PMOS晶體管MP2和第一NMOS晶體管MN2。因此，芯片上終結(jié)塊的上拉塊120和下拉塊130系同時被去激勵。
于是，在根據(jù)本發(fā)明之半導(dǎo)體存儲器件中，如圖2之說明，發(fā)生在共同節(jié)點(diǎn)X之開關(guān)噪聲，可以藉由同時導(dǎo)通或關(guān)斷上拉塊120和下拉塊130消除。換言之，當(dāng)芯片上終結(jié)電路100導(dǎo)通或關(guān)斷，即激勵或去激勵時，在該時間點(diǎn)會產(chǎn)生的開關(guān)噪聲可被消除；然后，經(jīng)由輸入-輸出墊DQ遞送的數(shù)據(jù)信號可以更穩(wěn)定地輸入到輸入緩沖器300。
圖4為根據(jù)本發(fā)明另一實(shí)施例，包含在半導(dǎo)體存儲器件中之芯片上終結(jié)電路100′的方塊圖。
如圖所示，芯片上終結(jié)電路100′和示于圖3之芯片上終結(jié)電路100類似。同樣地，芯片上終結(jié)電路100′也包含上拉塊120、下拉塊130和控制塊110′。但是，控制塊110′具有第二反相器I3和由兩個NOR門構(gòu)成之交叉耦合鎖存器。第二反相器I3系用以將ODT控制信號ODTCON反相，然后將反相ODT控制信號輸出到交叉耦合鎖存器。
在此，交叉耦合鎖存器包含用以接收ODT控制信號ODTCON，然后將第一控制信號輸出到上拉塊120之第一NOR門NOR1，及用以接收第一控制信號和輸出自第二反相器I3的反相ODT控制信號，然后將第二控制信號輸出到下拉塊130和第一NOR門NOR1之第二NOR門NOR2。
除了芯片上終結(jié)電路100′中之交叉耦合鎖存器的結(jié)構(gòu)之外，芯片上終結(jié)電路100′的操作和芯片上終結(jié)電路100非常類似；因此，省略關(guān)于芯片上終結(jié)電路100′之操作的詳細(xì)說明。
如上所述，具有根據(jù)本發(fā)明之芯片上終結(jié)電路的半導(dǎo)體存儲器件，藉由同步化包含在芯片上終結(jié)電路中之兩個開關(guān)器件的每個操作，即導(dǎo)通或關(guān)斷，就可以顯著地減少芯片上終結(jié)電路在被使能或禁止期間所產(chǎn)生的開關(guān)噪聲。因此，半導(dǎo)體存儲器件可以穩(wěn)定地接收經(jīng)由連接到芯片上終結(jié)電路之墊輸入的數(shù)據(jù)信號。
本申請書包含2004年5月6日向韓國專利局申請之韓國專利公報(bào)第2004-31970號的相關(guān)內(nèi)容，此處將所有的內(nèi)容都納入?yún)⒖肌?br> 本發(fā)明已對特別的實(shí)施例詳細(xì)說明，那些熟悉本項(xiàng)技術(shù)之人士所做之各種不同的變化例和修正例，明顯將不脫離本發(fā)明在后面之權(quán)利要求所界定之精神和范圍。
10 芯片組11 輸出緩沖器20 半導(dǎo)體存儲器件21 輸入緩沖器30 常規(guī)終結(jié)電路40 數(shù)據(jù)傳輸線50，100，100′ 芯片上終結(jié)電路60，200輸出緩沖器70，300輸入緩沖器80，400存儲器核心區(qū)域110，110′ 控制塊120上拉塊130下拉塊
權(quán)利要求
1.一種芯片上終結(jié)電路，其被耦合到墊且包含在半導(dǎo)體存儲器件中，用以減少由于信號反射現(xiàn)象所造成之干擾，其包含上拉塊，其耦合在輸出節(jié)點(diǎn)和供應(yīng)電壓之間；下拉塊，其耦合在輸出節(jié)點(diǎn)和地之間；及控制塊，用以接收ODT控制信號以同時激勵上拉塊和下拉塊。
2.如權(quán)利要求1所述的芯片上終結(jié)電路，其中控制塊包含用以反相ODT控制信號之反相器。
3.如權(quán)利要求2所述的芯片上終結(jié)電路，其中控制塊包含交叉耦合鎖存器，用以接收ODT控制信號和輸出自反相器的反相ODT控制信號，并產(chǎn)生第一和第二控制信號，以同時激勵上拉塊和下拉塊。
4.如權(quán)利要求3所述的芯片上終結(jié)電路，其中交叉耦合鎖存器包含第一NAND門，用以接收ODT控制信號，并且輸出第一控制信號到上拉塊；及第二NAND門，用以接收第一控制信號和輸出自反相器的反相ODT控制信號，并且輸出第二控制信號到下拉塊和第一NAND門。
5.如權(quán)利要求3所述的芯片上終結(jié)電路，其中交叉耦合鎖存器包含第一NOR門，用以接收ODT控制信號，并且輸出第一控制信號到上拉塊；及第二NOR門，用以接收第一控制信號和輸出自反相器的反相ODT控制信號，并且輸出第二控制信號到下拉塊和第一NOR門。
6.如權(quán)利要求3所述的芯片上終結(jié)電路，其中上拉塊包含第一晶體管，其響應(yīng)第一控制信號而導(dǎo)通，用以供應(yīng)供應(yīng)電壓；及電阻器，其耦合在第一晶體管和輸出節(jié)點(diǎn)之間。
7.如權(quán)利要求6所述的芯片上終結(jié)電路，其中下拉塊包含第二晶體管，其響應(yīng)第二控制信號而導(dǎo)通，用以供應(yīng)地；及電阻器，其耦合在第二晶體管和輸出節(jié)點(diǎn)之間。
8.如權(quán)利要求7所述的芯片上終結(jié)電路，其中第一電阻器的電阻等于第二電阻器的電阻。
9.如權(quán)利要求8所述的芯片上終結(jié)電路，其中第一晶體管系PMOS晶體管，而第二晶體管系NMOS晶體管。
10.一種半導(dǎo)體存儲器件，包含多個輸入-輸出墊，用以輸入和輸出數(shù)據(jù)信號或控制信號；內(nèi)部塊，用以響應(yīng)寫入指令信號而儲存許多數(shù)據(jù)，和響應(yīng)讀取指令信號而輸出儲存數(shù)據(jù)；及多個芯片上終結(jié)電路，其每個都耦合到每個輸入-輸出墊和內(nèi)部區(qū)域，用以減少由于信號反射現(xiàn)象所造成之干擾，其中芯片上終結(jié)電路包含上拉塊，其耦合在輸出節(jié)點(diǎn)和供應(yīng)電壓之間；下拉塊，其耦合在輸出節(jié)點(diǎn)和地之間；及控制塊，用以接收ODT控制信號以同時激勵上拉塊和下拉塊。
11.如權(quán)利要求10所述的半導(dǎo)體存儲器件，其中控制塊包含用以反相ODT控制信號之反相器。
12.如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中控制塊包含交叉耦合鎖存器，用以接收ODT控制信號和輸出自反相器的反相ODT控制信號，并且產(chǎn)生第一和第二控制信號，以同時激勵上拉塊和下拉塊。
13.如權(quán)利要求12所述的半導(dǎo)體存儲器件，其中交叉耦合鎖存器包含第一NAND門，用以接收ODT控制信號，并且輸出第一控制信號到上拉塊；及第二NAND門，用以接收第一控制信號和輸出自反相器的反相ODT控制信號，并且輸出第二控制信號到下拉塊和第一NAND門。
14.如權(quán)利要求12所述的半導(dǎo)體存儲器件，其中交叉耦合鎖存器包含第一NOR門，用以接收ODT控制信號，并且輸出第一控制信號到上拉塊；及第二NOR門，用以接收第一控制信號和輸出自反相器的反相ODT控制信號，并且輸出第二控制信號到下拉塊和第一NOR門。
15.如權(quán)利要求12所述的半導(dǎo)體存儲器件，其中上拉塊包含第一晶體管，其響應(yīng)第一控制信號而導(dǎo)通，用以供應(yīng)供應(yīng)電壓；及電阻器，其耦合在第一晶體管和輸出節(jié)點(diǎn)之間。
16.如權(quán)利要求15所述的半導(dǎo)體存儲器件，其中下拉塊包含第二晶體管，其響應(yīng)第二控制信號而導(dǎo)通，用以供應(yīng)地；及電阻器，其耦合在第二晶體管和輸出節(jié)點(diǎn)之間。
17.如權(quán)利要求16所述的半導(dǎo)體存儲器件，其中第一電阻器的電阻等于第二電阻器的電阻。
18.如權(quán)利要求16所述的半導(dǎo)體存儲器件，其中第一晶體管系PMOS晶體管，而第二晶體管系NMOS晶體管。
全文摘要
一種芯片上終結(jié)電路，其被耦合到墊且包含在半導(dǎo)體存儲器件中，用以減少由于信號反射現(xiàn)象所造成之干擾，其包含耦合在輸出節(jié)點(diǎn)和供應(yīng)電壓之間的上拉塊；耦合在輸出節(jié)點(diǎn)和地之間的下拉塊；及用以接收ODT控制信號以同時激勵上拉塊和下拉塊之控制塊。
文檔編號H03K19/003GK1694253SQ200510008748
公開日2005年11月9日 申請日期2005年2月25日 優(yōu)先權(quán)日2004年5月6日
發(fā)明者崔誠珉 申請人:海力士半導(dǎo)體有限公司