專利名稱：具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的三冗余鎖存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及鎖存器設(shè)計(jì)。更具體地來說，本發(fā)明涉及提高鎖存器中的軟錯(cuò)誤免疫性(soft error immunity)。
背景技術(shù)：
高能中子主要通過與硅核進(jìn)行導(dǎo)致一連串二次反應(yīng)的碰撞而在物質(zhì)中喪失能量。當(dāng)它們通過p-n結(jié)時(shí)，這些反應(yīng)會(huì)沉積高密度的電子空穴對(duì)徑跡。有些沉積的電荷將會(huì)重新組合，有些則在結(jié)接點(diǎn)(junction contact)處被收集。當(dāng)粒子撞擊鎖存器的敏感區(qū)域時(shí)，累積的電荷可能超過使存儲(chǔ)在鎖存器上的值“翻轉(zhuǎn)”所需的最小電荷，從而導(dǎo)致軟錯(cuò)誤。
導(dǎo)致軟錯(cuò)誤的最小電荷稱為鎖存器的臨界電荷。軟錯(cuò)誤發(fā)生率(SER)通常以故障時(shí)間(FIT)表示。
軟錯(cuò)誤通常源于阿爾法粒子，這些粒子可能是因集成電路的封裝材料中的微量放射性同位素放射出來的。倒裝片(flip-chip)封裝技術(shù)中使用的“凸點(diǎn)”材料已確定為阿爾法粒子的可能來源。
軟錯(cuò)誤的其它來源包括高能宇宙射線和太陽粒子。高能宇宙射線和太陽粒子與上層大氣反應(yīng)生成大量?jī)A瀉到地球的高能質(zhì)子和中子。中子尤其麻煩，因?yàn)樗鼈兛梢源┩复蠖鄶?shù)的人造結(jié)構(gòu)(中子可以很容易地穿透5英尺的混凝土)。此效應(yīng)會(huì)隨緯度和海拔高度的不同而有所不同。在倫敦，此效應(yīng)比赤道上的情況糟糕兩倍。在丹佛海拔高度高出英里的科羅拉多，此效應(yīng)比處于海平面的舊金山糟糕三倍。在商用飛機(jī)上，此效應(yīng)可能比在海平面上糟100-800倍。
引起軟錯(cuò)誤的輻射一直是微處理器和其它復(fù)雜IC(集成電路)中的故障率的主要起因之一。為降低此類型的故障，已經(jīng)提供了多種方法。在數(shù)據(jù)通路上添加ECC(糾錯(cuò)碼)或奇偶校驗(yàn)的方法是從體系結(jié)構(gòu)層面解決該問題。在數(shù)據(jù)通路上添加ECC(糾錯(cuò)碼)或奇偶校驗(yàn)可能很復(fù)雜且成本高昂。
在電路層面上，可以通過增加氧化物形成的電容與p/n結(jié)形成的電容之比來降低SER。鎖存器中的電容包括p/n結(jié)形成的電容和氧化物形成的電容。因?yàn)楦吣苤凶油ㄟ^p/n結(jié)時(shí)產(chǎn)生電子/空穴對(duì)，所以減少鎖存器中p/n結(jié)的面積通常會(huì)降低SER。當(dāng)高能中子穿透氧化物時(shí)，不會(huì)產(chǎn)生大量的電子/空穴對(duì)。因此，通過增加SRAM單元中氧化物電容與p/n結(jié)電容之比通?？梢越档蚐ER。
本領(lǐng)域中存在降低鎖存器中SER的需要。本發(fā)明的實(shí)施例可降低鎖存器中的SER，而同時(shí)只會(huì)使鎖存器的物理尺寸和通過該鎖存器的延遲時(shí)間稍微增加。本發(fā)明的實(shí)施例還允許恢復(fù)軟錯(cuò)誤事件干擾的若干存儲(chǔ)節(jié)點(diǎn)。
發(fā)明概述在優(yōu)選實(shí)施例中，本發(fā)明提供了一種用于具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的更小更快的三冗余鎖存器的電路和方法。輸入驅(qū)動(dòng)器連接到三個(gè)傳輸門的輸入。每個(gè)傳輸門的輸出連接到三個(gè)反饋反相器之一的單獨(dú)輸出。傳輸門由兩個(gè)控制輸入控制。三個(gè)反饋反相器的輸入連接到前向反相器/多數(shù)表決器的輸出。三個(gè)反饋反相器中每一個(gè)反相器的輸出作為該前向反相器/多數(shù)表決器的輸入。該前向反相器/多數(shù)表決器的輸出連接到輸出驅(qū)動(dòng)器的輸入。輸出驅(qū)動(dòng)器的輸出是三冗余鎖存器的輸出。
通過閱讀以下結(jié)合附圖，以示例說明本發(fā)明原理的詳細(xì)說明，可闡明本發(fā)明的其它方面和優(yōu)點(diǎn)。
附圖簡(jiǎn)介

圖1是三冗余鎖存器的示意圖，即現(xiàn)有技術(shù)。
圖2是具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的改進(jìn)的三冗余鎖存器的框圖。
圖3是具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的改進(jìn)的三冗余鎖存器的框圖。
優(yōu)選實(shí)施例的詳細(xì)說明圖1是三冗余鎖存器的示意圖。至三冗余鎖存器的輸入100連接到傳輸門TG1、TG2和TG3的輸入?？刂菩盘?hào)102連接到傳輸門TG1、TG2和TG3?？刂菩盘?hào)102控制傳輸門TG1、TG2和TG3的輸入上的信號(hào)何時(shí)分別傳輸?shù)絺鬏旈TTG1、TG2和TG3的輸出104、106和108。輸出104、106和108上呈現(xiàn)的信號(hào)分別存儲(chǔ)在LATCH(鎖存器)1、LATCH2和LATCH3中。
關(guān)閉控制信號(hào)102之后，LATCH1上的信號(hào)驅(qū)動(dòng)反相器INV1的輸入。關(guān)閉控制信號(hào)102之后，LATCH2上的信號(hào)驅(qū)動(dòng)反相器INV2的輸入。關(guān)閉控制信號(hào)102之后，LATCH3上的信號(hào)驅(qū)動(dòng)反相器INV3的輸入。反相器INV1的輸出110驅(qū)動(dòng)AND(“與”門)1的輸入和AND2的輸入。反相器INV2的輸出112驅(qū)動(dòng)AND1的輸入和AND3的輸入。反相器INV3的輸出114驅(qū)動(dòng)AND2的輸入和AND3的輸入。AND1的輸出116驅(qū)動(dòng)OR(“或”門)1的一個(gè)輸入。AND2的輸出118驅(qū)動(dòng)OR1的一個(gè)輸入。AND3的輸出120驅(qū)動(dòng)OR1的一個(gè)輸入。三冗余鎖存器的輸出是OR1的輸出122。
三冗余鎖存器通過將相同的數(shù)據(jù)存儲(chǔ)在不同的三個(gè)鎖存器中而減少軟錯(cuò)誤。例如，當(dāng)控制信號(hào)102開啟時(shí)，邏輯高電平值可以從傳輸門TG1、TG2和TG3的輸入100分別驅(qū)動(dòng)到傳輸門TG1、TG2和TG3的輸出104、106和108。在控制信號(hào)102關(guān)閉之后，邏輯高電平值被存儲(chǔ)在鎖存器LATCH1、LATCH2和LATCH3中。存儲(chǔ)在LATCH1中的邏輯高電平值驅(qū)動(dòng)反相器INV1的輸入，并在反相器INV1的輸出110上產(chǎn)生邏輯低電平值。存儲(chǔ)在LATCH2中的邏輯高電平值驅(qū)動(dòng)反相器INV2的輸入，并在反相器INV2的輸出112上產(chǎn)生邏輯低電平值。存儲(chǔ)在LATCH3中的邏輯高電平值驅(qū)動(dòng)反相器INV3的輸入，并在反相器INV3的輸出114上產(chǎn)生邏輯低電平值。
因?yàn)榉聪嗥鱅NV1、INV2和INV3的輸出110、112和114分別為低電平，所以至AND1、AND2和AND3的所有輸入110、112和114分別為邏輯低電平值。因?yàn)橹罙ND1、AND2和AND3的所有輸入110、112和114分別為邏輯低電平值，所以AND1、AND2和AND3的輸出116、118和120分別為邏輯低電平值。因?yàn)锳ND1、AND2和AND3的所有輸出116、118和120分別為邏輯低電平值，所以O(shè)R1的所有輸入均為邏輯低電平值。因?yàn)橹罯R1的所有輸入116、118和120分別為邏輯低電平值，所以輸出122為邏輯低電平值。
如果發(fā)生軟錯(cuò)誤，例如在LATCH2中發(fā)生，并將存儲(chǔ)的邏輯值從邏輯高電平值改為邏輯低電平值，則反相器INV2的輸入106上出現(xiàn)邏輯低電平值。反相器INV2的輸出112將邏輯高電平值提供給AND1和AND3的輸入。在本例中，因?yàn)锳ND1的另一輸入110和AND3的另一輸入114為邏輯低電平值，所以AND1和AND3的輸出116和120分別保持邏輯低電平值，且輸出122不變。本實(shí)例說明一個(gè)鎖存器中的單個(gè)軟錯(cuò)誤不會(huì)改變?nèi)哂噫i存器中原存儲(chǔ)值。
另一個(gè)示例是，假設(shè)除LATCH2中有軟錯(cuò)誤外，LATCH3中也有軟錯(cuò)誤。這樣，反相器INV3的輸入108為邏輯低電平值，因此反相器INV3的輸出114為邏輯高電平值。于是至AND2的輸入114和至AND3的輸入114均為邏輯高電平值。因?yàn)锳ND1的輸入上呈現(xiàn)邏輯低電平值和邏輯高電平值，所以AND1的輸出116仍為邏輯低電平值。因?yàn)锳ND2的兩個(gè)輸入分別為邏輯低電平和邏輯高電平，所以AND2的輸出118仍為邏輯低電平值。但是，因?yàn)锳ND3的輸入112和114為邏輯高電平值，所以輸出120為邏輯高電平值。因?yàn)镺R1的輸入120是邏輯高電平值，所以輸出122從邏輯低電平值變?yōu)檫壿嫺唠娖街?。本?shí)例說明三冗余鎖存器的兩個(gè)鎖存器中發(fā)生軟錯(cuò)誤會(huì)改變?nèi)哂噫i存器中原存儲(chǔ)值。
三冗余鎖存器防止單個(gè)軟錯(cuò)誤改變?cè)撴i存器中的原存儲(chǔ)值。但是，這需要以增加電路為代價(jià)，從而使鎖存器物理尺寸更大。此外，三冗余可能在鎖存器的延遲路徑上引入時(shí)延。因此，三冗余鎖存器通常比單一鎖存器大且速度較慢。
圖2是具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的三冗余鎖存器的框圖。輸入驅(qū)動(dòng)器INDRV在其輸入200上接收信號(hào)，并將信號(hào)從其輸出202驅(qū)動(dòng)到傳輸門TG1、TG2和TG3的輸入202。此外，可以采用三態(tài)輸入反相器、交叉耦合的NAND(“與非”)門和交叉耦合的NOR(“或非”)門來代替?zhèn)鬏旈T。如果控制信號(hào)204和206開啟，則傳輸門TG1、TG2和TG3的輸入202上的信號(hào)傳輸?shù)絺鬏旈TTG1的輸出208、傳輸門TG2的輸出210和傳輸門TG3的輸出212。存儲(chǔ)節(jié)點(diǎn)208、210和212上呈現(xiàn)的邏輯值還作為輸入提供給前向反相器/多數(shù)表決器FWINV/MV。
輸入208、210和212上呈現(xiàn)的邏輯值使前向反相器/多數(shù)表決器FWINV/MV輸出邏輯值214，邏輯值214與輸入208、210和212上呈現(xiàn)的邏輯值意義相反。前向反相器/多數(shù)表決器FWINV/MV的輸出214驅(qū)動(dòng)每個(gè)反饋反相器FBINV1、FBINV2和FB1NV3的輸入。此外，可以采用三態(tài)反相器來代替反饋反相器。每個(gè)反饋反相器208、210和212的輸出分別反饋原來在傳輸門TG1、TG2和TG3的輸出208、210和212上呈現(xiàn)的相同邏輯值。反饋反相器FBINV1、FBINV2和FBINV3的組合連同前向反相器/多數(shù)表決器FWINV/MV構(gòu)成鎖存器226，其中節(jié)點(diǎn)208、210和212是存儲(chǔ)節(jié)點(diǎn)。
在控制輸入204和206關(guān)閉時(shí)，鎖存器226保持傳輸門TG1、TG2和TG3提供的原始信號(hào)邏輯值。存儲(chǔ)在存儲(chǔ)節(jié)點(diǎn)208、210和212中的邏輯值連接到前向反相器/多數(shù)表決器FWINV/MV的輸入。前向反相器/多數(shù)表決器FWINV/MV的輸出214驅(qū)動(dòng)輸出驅(qū)動(dòng)器OUTDRV的輸入214。輸出驅(qū)動(dòng)器OUTDRV的輸出224是三冗余鎖存器的輸出。
作為對(duì)本實(shí)施例適用冗余的實(shí)例，假設(shè)存儲(chǔ)的是邏輯高電平值。在本例中，存儲(chǔ)節(jié)點(diǎn)208、210和212各存儲(chǔ)一個(gè)邏輯高電平值。存儲(chǔ)節(jié)點(diǎn)214保持邏輯低電平值。在本例中，如果存儲(chǔ)節(jié)點(diǎn)208受軟錯(cuò)誤事件干擾，且節(jié)點(diǎn)208上的值變?yōu)檫壿嫷碗娖街?，則前向反相器/多數(shù)表決器FWINV/MV的輸入上呈現(xiàn)邏輯低電平值。因?yàn)榍跋蚍聪嗥?多數(shù)表決器FWINV/MV還有兩個(gè)輸入210和212處于邏輯高電平值，所以前向反相器/多數(shù)表決器FWINV/MV的輸出仍保持為邏輯低電平值，與發(fā)生軟錯(cuò)誤事件之前一樣。由于節(jié)點(diǎn)214保持邏輯低電平值，因而反饋反相器FBINV1的輸入由邏輯低電平值驅(qū)動(dòng)。因?yàn)榉答伔聪嗥鱂BINV1的輸入214由邏輯低電平值驅(qū)動(dòng)，所以反饋反相器FBINV1的輸出208被驅(qū)動(dòng)回到其原邏輯高電平值。存儲(chǔ)節(jié)點(diǎn)208得到恢復(fù)。
但是，在本例中如果軟錯(cuò)誤事件幾乎同時(shí)改變了節(jié)點(diǎn)208和210上存儲(chǔ)的值，則三冗余鎖存器將與其原始值不同。如果軟錯(cuò)誤事件幾乎同時(shí)將節(jié)點(diǎn)208和210上存儲(chǔ)的邏輯值從邏輯高電平值改變?yōu)檫壿嫷碗娖街担瑒t前向反相器/多數(shù)表決器FWINV/MV的輸入208和210從邏輯高電平值變?yōu)檫壿嫷碗娖街?。由于輸?08和210為邏輯低電平值，所以多數(shù)表決輸出為邏輯低電平值。因此，存儲(chǔ)在節(jié)點(diǎn)214上的邏輯值從原邏輯低電平值變?yōu)檫壿嫺唠娖街?。因?yàn)榇鎯?chǔ)節(jié)點(diǎn)214上的邏輯值為高電平值，所以至所有三個(gè)反饋反相器FBINV1、FBINV2和FBINV3的輸入均為邏輯高電平值。因?yàn)樗腥齻€(gè)反饋反相器FBINV1、FBINV2和FBINV3的輸入均為邏輯高電平值，所以反饋反相器FBINV1、FBINV2和FBINV3的輸出208、210、和212分別被驅(qū)動(dòng)成邏輯低電平值。在本例中，存儲(chǔ)在三冗余鎖存器中的原始值從邏輯高電平值變?yōu)檫壿嫷碗娖街怠?br> 除改善鎖存器的軟錯(cuò)誤率之外，圖2所示的三冗余鎖存器還減小了三冗余鎖存器的物理尺寸，因?yàn)樗褂玫木w管更少。圖2所示的三冗余鎖存器還減少了通過三冗余鎖存器的時(shí)延，因?yàn)闇p少了邏輯時(shí)延數(shù)量。
圖3是具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的三冗余鎖存器的示意圖。圖3包括與圖2相同的基本功能塊輸入驅(qū)動(dòng)器INDRV、傳輸門1 TG1、傳輸門2 TG2、傳輸門3 TG3、反饋反相器FBINV1、反饋反相器FBINV2、反饋反相器FBINV3、前向反相器/多數(shù)表決器FWINV/MV和輸出驅(qū)動(dòng)器OUTDRV。三冗余鎖存器的輸入驅(qū)動(dòng)器INDRV的一個(gè)實(shí)施例包含PFET(P型場(chǎng)效應(yīng)晶體管)MP1和NFET(N型場(chǎng)效應(yīng)晶體管)MN1。在本實(shí)施例中，PFET MP1的源極連接到VDD(電源)，漏極302連接到輸入驅(qū)動(dòng)器INDRV的輸出和NFET MN1的漏極。PFET MP1和NFET MN1的柵極300連接到輸入驅(qū)動(dòng)器INDRV的輸入。NFET MN1的源極連接到GND(地)。
三冗余鎖存器的傳輸門1 TG1的一個(gè)實(shí)施例包含PFET MP2和NFET MN2。在該實(shí)施例中，PFET MP2和NFET MN2的漏極均連接到傳輸門1 TG1的輸入302。PFET MP2和NFET MN2的源極均連接到傳輸門1 TG1的輸出308。PFET MP2的柵極連接到傳輸門1TG1的控制輸入306。NFET MN2的柵極連接到傳輸門1 TG1的控制輸入304。
三冗余鎖存器的傳輸門2 TG2的一個(gè)實(shí)施例包含PFET MP3和NFET MN3。在此實(shí)施例中，PFET MP3和NFET MN3的漏極均連接到傳輸門2 TG2的輸入302。PFET MP3和NFET MN3的源極均連接到傳輸門2 TG1的輸出310。PFET MP3的柵極連接到傳輸門2TG2的控制輸入306。NFET MN3的柵極連接到傳輸門2 TG2的控制輸入304。
三冗余鎖存器的傳輸門3 TG3的一個(gè)實(shí)施例包含PFET MP4和NFET MN4。在此實(shí)施例中，PFET MP4和NFET MN4的漏極均連接到傳輸門3 TG3的輸入302。PFET MP4和NFET MN4的源極均連接到傳輸門3 TG3的輸出312。PFET MP4的柵極連接到傳輸門3TG3的控制輸入306。NFET MN4的柵極連接到傳輸門3 TG3的控制輸入304。
三冗余鎖存器的反饋反相器1 FBINV1的一個(gè)實(shí)施例包含PFETMP5和NFET MN5。在此實(shí)施例中，PFET MP5和NFET MN5的柵極均連接到反饋反相器1 FBINV1的輸入314。PFET MP5的漏極和NFET MN5的漏極連接到反饋反相器1 FBINV1的輸出308。PFETMP5的源極連接到VDD。NFET MN5的源極連接到GND。
三冗余鎖存器的反饋反相器2 FBINV2的一個(gè)實(shí)施例包含PFETMP6和NFET MN6。在此實(shí)施例中，PFET MP6的柵極和NFET MN6的柵極均連接到反饋反相器2 FBINV2的輸入314。PFET MP6的漏極和NFET MN6的漏極均連接到反饋反相器2 FBINV2的輸出310。PFET MP6的源極連接到VDD。NFET MN6的源極連接到GND。
三冗余鎖存器的反饋反相器3 FBINV3的一個(gè)實(shí)施例包含PFETMP7和NFET MN7。在此實(shí)施例中，PFET MP7的柵極和NFET MN7的柵極均連接到反饋反相器3 FBINV3的輸入314。PFET MP7的漏極和NFET MN7的漏極均連接到反饋反相器3 FBINV3的輸出312。PFET MP7的源極連接到VDD。NFET MN7的源極連接到GND。
三冗余鎖存器的前向反相器/多數(shù)表決器FWINV/MV的一個(gè)實(shí)施例包含PFET MP8、PFET MP9、PFET MP10、PFET MP11、PFETMP12、NFET MN8、NFET MN9、NFET MN10、NFET MN11和NFETMN12。在此實(shí)施例中，PFET MP8、PFET MP10和PFET MP12的源極均連接到VDD。在此實(shí)施例中，NFET MN9、NFET MN11和NFET MN12的源極均連接到GND。PFET MP8的漏極和PFET MP9的源極連接到節(jié)點(diǎn)316。PFET MP10的漏極、PFET MP12的漏極和PFET MP11的源極連接到節(jié)點(diǎn)320。NFET MN9的漏極和NFET MN8的源極連接到節(jié)點(diǎn)318。NFET MN11的漏極、NFET MN12的漏極和NFET MN10的源極連接到節(jié)點(diǎn)322。PFET MP9、PFET MP11、NFET MN8和NFET MN10的漏極均連接到前向反相器/多數(shù)表決器FWINV/MV的輸出314。PFET MP8、PFET MP10、NFET MN9和NFET MN11的柵極均連接到前向反相器/多數(shù)表決器FWINV/MV的輸入308。PFET MP9、PFET MP12、NFET MN8和NFET MN12的柵極均連接到前向反相器/多數(shù)表決器FWINV/MV的輸入310。PFETMP11和NFET MN10的柵極均連接到前向反相器/多數(shù)表決器FWINV/MV的輸入312。
三冗余鎖存器的輸出驅(qū)動(dòng)器OUTDRV的一個(gè)實(shí)施例包含PFETMP13和NFET MN13。在本實(shí)施例中，PFET MP13的源極連接到VDD，漏極324連接到輸出驅(qū)動(dòng)器OUTDRV的輸出和NFET MN13的漏極。PFET MP13和NFET MN13的柵極314連接到輸出驅(qū)動(dòng)器OUTDRV的輸入314。NFET MN13的源極連接到GND。
圖3是改進(jìn)的三冗余鎖存器的示意圖。輸入驅(qū)動(dòng)器INDRV在其輸入300上接收信號(hào)，并將信號(hào)從其輸出302驅(qū)動(dòng)到傳輸門TG1、傳輸門TG2和傳輸門TG3的輸入302。如果控制信號(hào)304為邏輯高電平值而控制信號(hào)306為邏輯低電平值，則傳輸門1 TG1、傳輸門2TG2和傳輸門3 TG3的輸入302上的信號(hào)被傳輸?shù)絺鬏旈T1 TG1的輸出308、傳輸門2 TG2的輸出310和傳輸門TG3的輸出312。
傳輸?shù)焦?jié)點(diǎn)308、310和312的信號(hào)還出現(xiàn)在前向反相器/多數(shù)表決器FWINV/MV的輸入上。因?yàn)檩斎?08、310和312的邏輯值相同，所以前向反相器/多數(shù)表決器FWINV/MV的輸出314上呈現(xiàn)相反的邏輯值。前向反相器/多數(shù)表決器FWINV/MV的輸出提供給所有反饋反相器FBINV1、FBINV2和FBINV3的輸入314。反饋反相器FBINV1、FBINV2和FBINV3的輸出308、310和312分別加固存儲(chǔ)在節(jié)點(diǎn)308、310和312上的原始邏輯值。反饋反相器FBINV1、FBINV2、FBINV3和前向反相器/多數(shù)表決器FWINV/MV的組合構(gòu)成鎖存器LATCH1 326。
在控制輸入304被驅(qū)動(dòng)成邏輯低電平值，以及控制輸入306被驅(qū)動(dòng)成邏輯高電平值之后，LATCH1 326將原始邏輯值存儲(chǔ)在節(jié)點(diǎn)308、310和312上。存儲(chǔ)在節(jié)點(diǎn)308、310和312上的原始邏輯值被施加到前向反相器/多數(shù)表決器FWINV/MV的輸入308、310和312上。如果節(jié)點(diǎn)308、310和312均沒有被干擾，則在前向反相器/多數(shù)表決器FWINV/MV的輸出314上呈現(xiàn)邏輯值相反的信號(hào)。
例如，如果在節(jié)點(diǎn)308、310和312上存儲(chǔ)邏輯高電平值，則前向反相器/多數(shù)表決器FWINV/MV的輸出314上呈現(xiàn)的是邏輯低電平值。前向反相器/多數(shù)表決器FWINV/MV的輸出314上的邏輯低電平值隨后呈現(xiàn)在每個(gè)反饋反相器FBINV1、FBINV2和FBINV3的輸入314上。在本例中，反饋反相器FBINV1、FBINV2和FBINV3的輸出308、310和312分別加固存儲(chǔ)在節(jié)點(diǎn)308、310和312上的原邏輯高電平值。在本例中，提供給輸出驅(qū)動(dòng)器OUTDRV的輸入314的邏輯低電平值在輸出驅(qū)動(dòng)器OUTDRV的輸出324上被驅(qū)動(dòng)為邏輯高電平值。
在本例中，如果在節(jié)點(diǎn)308、310和312上存儲(chǔ)了邏輯高電平值，而節(jié)點(diǎn)308由于軟錯(cuò)誤事件而變?yōu)檫壿嫷碗娖街?，則前向反相器/多數(shù)表決器FWINV/MV的輸入308為邏輯低電平值。而輸入310和312保持為邏輯高電平值。因?yàn)檩斎?10和312為邏輯高電平值且為多數(shù)，所以前向反相器/多數(shù)表決器FWINV/MV的輸出314保持邏輯低電平值。因?yàn)榍跋蚍聪嗥?多數(shù)表決器FWINV/MV的輸出314為邏輯低電平值，所以反饋反相器FBINV1的輸出被驅(qū)動(dòng)為邏輯高電平值。因此，節(jié)點(diǎn)308上的邏輯值從被干擾的邏輯低電平值恢復(fù)為其上存儲(chǔ)的原邏輯高電平值。在本例中，單個(gè)軟錯(cuò)誤不會(huì)改變存儲(chǔ)在三冗余鎖存器中的原始值。
但是，如果軟錯(cuò)誤事件幾乎同時(shí)改變了節(jié)點(diǎn)308和310上存儲(chǔ)的值，則三冗余鎖存器將與它的原始值不同。例如，如果節(jié)點(diǎn)308、310和312上存儲(chǔ)了邏輯高電平值，則前向反相器/多數(shù)表決器FWINV/MV的輸出314上呈現(xiàn)邏輯低電平值。如果軟錯(cuò)誤事件幾乎同時(shí)將節(jié)點(diǎn)308和310上存儲(chǔ)的邏輯值從邏輯高電平值改變?yōu)檫壿嫷碗娖街担瑒t至前向反相器/多數(shù)表決器FWINV/MV的輸入308和310從邏輯高電平值變?yōu)檫壿嫷碗娖街?。因?yàn)榍跋蚍聪嗥?多數(shù)表決器FWINV/MV的輸入308和310為邏輯低電平值，所以多數(shù)表決為低，而前向反相器/多數(shù)表決器FWINV/MV的輸出314為邏輯高電平值。因?yàn)檩敵?14為邏輯高電平值，所以存儲(chǔ)在節(jié)點(diǎn)308、310和312的值變?yōu)檫壿嫷碗娖街?。在本例中，存?chǔ)在三冗余鎖存器上的原始值從邏輯高電平值變?yōu)檫壿嫷碗娖街怠?br> 如果兩次軟錯(cuò)誤事件的發(fā)生在時(shí)間上隔得足夠開，則節(jié)點(diǎn)308、310和312均將保持它們的原邏輯值。例如，如果軟錯(cuò)誤事件使節(jié)點(diǎn)308從邏輯高電平值變?yōu)檫壿嫷碗娖街担谌哂噫i存器恢復(fù)節(jié)點(diǎn)308之前第二個(gè)軟錯(cuò)誤事件未干擾節(jié)點(diǎn)310，則受第二個(gè)軟錯(cuò)誤事件干擾的節(jié)點(diǎn)310也將恢復(fù)到高邏輯電平值。在本例中，在這兩個(gè)軟錯(cuò)誤事件之后，所有節(jié)點(diǎn)308、310和312均保持其原邏輯高電平值。本鎖存器的優(yōu)點(diǎn)在于，所存儲(chǔ)的值可以保存多年而不會(huì)被干擾。例如，門控鎖存器可在系統(tǒng)上電期間存儲(chǔ)值。此值在系統(tǒng)再次關(guān)機(jī)之前不會(huì)改變。在某些情況中，系統(tǒng)可能數(shù)年不關(guān)機(jī)，而且在此期間鎖存器可能不會(huì)被刷新。
本三冗余鎖存器采用基于SOI(絕緣硅)襯底的CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)來實(shí)現(xiàn)比采用基于半導(dǎo)體襯底的CMOS來實(shí)現(xiàn)，其軟錯(cuò)誤率要低。因?yàn)樵谑褂帽救哂噫i存器時(shí)，基于SOI的CMOS的故障機(jī)制不同于基于半導(dǎo)體襯底的CMOS的故障機(jī)制，所以采用基于SOI的CMOS來設(shè)計(jì)本三冗余鎖存器時(shí)可以取得較低的軟錯(cuò)誤率。當(dāng)采用基于半導(dǎo)體襯底的CMOS時(shí)，三冗余鎖存器的故障機(jī)制是存儲(chǔ)節(jié)點(diǎn)效應(yīng)。電子空穴對(duì)可能產(chǎn)生會(huì)擴(kuò)散到存儲(chǔ)節(jié)點(diǎn)并改變?cè)摴?jié)點(diǎn)上的邏輯值的電荷。當(dāng)采用基于SOI的CMOS時(shí)，三冗余鎖存器的故障機(jī)制是晶體管效應(yīng)。當(dāng)輻射撞擊到鎖存器中的一個(gè)或多個(gè)晶體管時(shí)，可以觸發(fā)一個(gè)或多個(gè)雙極性晶體管，同時(shí)具有足夠的增益使一個(gè)或多個(gè)FET導(dǎo)通。如果足夠多的FET導(dǎo)通，則如圖3所示存儲(chǔ)節(jié)點(diǎn)314可改變其邏輯值。
除改善鎖存器的軟錯(cuò)誤率之外，圖3所示的三冗余鎖存器還減小了三冗余鎖存器的物理尺寸，因?yàn)樗褂玫木w管更少。圖3所示的三冗余鎖存器還減少了通過三冗余鎖存器的時(shí)延，因?yàn)闇p少了邏輯時(shí)延的數(shù)量。
以上對(duì)本發(fā)明的說明用于示意和描述。這并不意味著將本發(fā)明窮舉或限定為所公開的具體形式，而是可以根據(jù)以上教導(dǎo)進(jìn)行其它修改和變化。所選擇并描述的實(shí)施例是用于充分地闡明本發(fā)明原理及其實(shí)際應(yīng)用，以便本領(lǐng)域的其它技術(shù)人員可在各種實(shí)施例中以最佳的方式利用本發(fā)明，并進(jìn)行各種修改以適用于所設(shè)想的特定用途。所附權(quán)利要求書應(yīng)理解為涵蓋除現(xiàn)有技術(shù)所限定的范圍之外的本發(fā)明的其它替代實(shí)施例。
權(quán)利要求
1.一種用于減少軟錯(cuò)誤的三冗余鎖存器，包括a)輸入驅(qū)動(dòng)器，所述輸入驅(qū)動(dòng)器具有輸入和輸出；b)第一傳輸門，所述第一傳輸門具有輸入、第一控制輸入、第二控制輸入和輸出；c)第二傳輸門，所述第二傳輸門具有輸入、第一控制輸入、第二控制輸入和輸出；d)第三傳輸門，所述第三傳輸門具有輸入、第一控制輸入、第二控制輸入和輸出；e)第一反饋反相器，所述第一反饋反相器具有輸入和輸出；f)第二反饋反相器，所述第二反饋反相器具有輸入和輸出；g)第三反饋反相器，所述第三反饋反相器具有輸入和輸出；h)前向反相器/多數(shù)表決器，所述前向反相器/多數(shù)表決器具有第一輸入、第二輸入、第三輸入和輸出；i)輸出驅(qū)動(dòng)器，所述輸出驅(qū)動(dòng)器具有輸入和輸出；j)其中，所述輸入驅(qū)動(dòng)器的輸入是所述三冗余鎖存器的輸入；k)其中，所述輸入驅(qū)動(dòng)器的輸出連接到所述第一傳輸門的輸入、所述第二傳輸門的輸入和所述第三傳輸門的輸入；l)其中，所述三冗余鎖存器的第一控制輸入連接到所述第一傳輸門的第一控制輸入、所述第二傳輸門的第一控制輸入和所述第三傳輸門的第一控制輸入；m)其中，所述三冗余鎖存器的第二控制輸入連接到所述第一傳輸門的第二控制輸入、所述第二傳輸門的第二控制輸入和所述第三傳輸門的第二控制輸入；n)其中，所述第一傳輸門的輸出連接到所述第一反饋反相器的輸出和所述前向反相器/多數(shù)表決器的第一輸入；o)其中，所述第二傳輸門的輸出連接到所述第二反饋反相器的輸出和所述前向反相器/多數(shù)表決器的第二輸入；p)其中，所述第三傳輸門的輸出連接到所述第三反饋反相器的輸出和所述前向反相器/多數(shù)表決器的第三輸入；q)其中，所述前向反相器/多數(shù)表決器的輸出連接到所述第一反饋反相器的輸入、所述第二反饋反相器的輸入、所述第三反饋反相器的輸入和所述輸出驅(qū)動(dòng)器的輸入；r)其中，所述輸出驅(qū)動(dòng)器的輸出是所述三冗余鎖存器的輸出。
2.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述輸入驅(qū)動(dòng)器包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET的源極連接到VDD；d)其中，所述NFET的源極連接到GND；e)其中，所述NFET和PFET的柵極連接到所述輸入驅(qū)動(dòng)器的輸入；f)所述NFET和PFET的漏極連接到所述輸入驅(qū)動(dòng)器的輸出；
3.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第一傳輸門包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述NFET和PFET的漏極連接到所述第一傳輸門的輸入；d)其中，所述PFET和NFET的源極連接到所述第一傳輸門的輸出；e)其中，所述NFET的柵極連接到所述第一傳輸門的第一控制輸入；f)其中，所述PFET的柵極連接到所述第一傳輸門的第二控制輸入。
4.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第二傳輸門包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)所述NFET和PFET的漏極連接到所述第二傳輸門的輸入；d)所述PFET和NFET的源極連接到所述第二傳輸門的輸出；e)所述NFET的柵極連接到所述第二傳輸門的第一控制輸入；f)所述PFET的柵極連接到所述第二傳輸門的第二控制輸入。
5.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第三傳輸門包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET和NFET的漏極連接到所述第三傳輸門的輸入；d)其中，所述PFET和NFET的源極連接到所述第三傳輸門的輸出；e)其中，所述NFET的柵極連接到所述第三傳輸門的第一控制輸入；f)其中，所述PFET的柵極連接到所述第三傳輸門的第二控制輸入。
6.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第一反饋反相器包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET的源極連接到VDD；d)其中，所述NFET的源極連接到GND；e)其中，所述NFET的柵極和所述PFET的柵極是所述第一反饋反相器的輸入；f)其中，所述NFET的漏極和所述PFET的漏極是所述第一反饋反相器的輸出。
7.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第二反饋反相器包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET的源極連接到VDD；d)其中，所述NFET的源極連接到GND；e)其中，所述NFET的柵極和所述PFET的柵極是所述第二反饋反相器的輸入；f)其中，所述NFET的漏極和所述PFET的漏極是所述第二反饋反相器的輸出。
8.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述第三反饋反相器包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET的源極連接到VDD；d)其中，所述NFET的源極連接到GND；e)其中，所述NFET的柵極和所述PFET的柵極是所述第三反饋反相器的輸入；f)其中，所述NFET的漏極和所述PFET的漏極是所述第三反饋反相器的輸出。
9.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述前向反相器/多數(shù)表決器包括a)第一PFET，所述第一PFET具有柵極、漏極和源極；b)第二PFET，所述第二PFET具有柵極、漏極和源極；c)第三PFET，所述第三PFET具有柵極、漏極和源極；d)第四PFET，所述第四PFET具有柵極、漏極和源極；e)第五PFET，所述第五PFET具有柵極、漏極和源極；f)第一NFET，所述第一NFET具有柵極、漏極和源極；g)第二NFET，所述第二NFET具有柵極、漏極和源極；h)第三NFET，所述第三NFET具有柵極、漏極和源極；i)第四NFET，所述第四NFET具有柵極、漏極和源極；j)第五NFET，所述第五NFET具有柵極、漏極和源極；k)其中，所述第一、第二和第三PFET的源極連接到VDD；l)其中，所述第一、第二和第三NFET的源極連接到GND；m)其中，所述第四PFET、所述第五PFET、所述第四NFET和所述第五NFET的漏極都連接到所述前向反相器/多數(shù)表決器的輸出；n)其中，所述第一PFET、所述第二PFET、所述第一NFET和所述第二NFET的柵極都連接到所述第一反饋反相器的輸出；o)其中，所述第三PFET、所述第四PFET、所述第三NFET和所述第四NFET的柵極都連接到所述第二反饋反相器的輸出；p)其中，所述第五NFET和所述第五PFET的柵極連接到所述第三反饋反相器的輸出；q)其中，所述第一PFET的漏極連接到所述第四PFET的源極；r)其中，所述第二NFET的漏極和第三PFET的漏極連接到所述第五PFET的源極；s)其中，所述第一NFET的漏極連接到所述第四NFET的源極；t)其中，所述第二NFET的漏極和所述第三NFET的漏極連接到所述第五PFET的源極。
10.如權(quán)利要求1所述的三冗余鎖存器，其特征在于所述輸出驅(qū)動(dòng)器包括a)PFET，所述PFET具有柵極、漏極和源極；b)NFET，所述NFET具有柵極、漏極和源極；c)其中，所述PFET的源極連接到VDD；d)其中，所述NFET的源極連接到GND；e)其中，所述NFET和所述PFET的柵極連接到所述輸出驅(qū)動(dòng)器的輸入；f)其中，所述NFET和所述PFET的漏極連接到所述輸出驅(qū)動(dòng)器的輸出。
全文摘要
在優(yōu)選實(shí)施例中，本發(fā)明提供了一種用于具有存儲(chǔ)節(jié)點(diǎn)恢復(fù)功能的更小更快的三冗余鎖存器的電路和方法。輸入驅(qū)動(dòng)器連接到三個(gè)傳輸門的輸入。每個(gè)傳輸門的輸出連接到三個(gè)反饋反相器之一的單獨(dú)輸出。傳輸門由兩個(gè)控制輸入控制。這三個(gè)反饋反相器的輸入連接到前向反相器/主多數(shù)表決器的輸出。這三個(gè)反饋反相器中每一個(gè)反相器的輸出作為該前向反相器/多數(shù)表決器的輸入。該前向反相器/多數(shù)表決器的輸出連接到輸出驅(qū)動(dòng)器的輸入。輸出驅(qū)動(dòng)器的輸出是三冗余鎖存器的輸出。
文檔編號(hào)H03K3/00GK1649270SQ20051000703
公開日2005年8月3日 申請(qǐng)日期2005年1月28日 優(yōu)先權(quán)日2004年1月30日
發(fā)明者M·卡巴納斯-霍爾門, D·W·克呂格爾, J·P·羅茨 申請(qǐng)人:惠普開發(fā)有限公司