專利名稱：延遲裝置和電源裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是延遲裝置和電源裝置。為了得到電壓、電流等的波形在任意時間T0前的至，通過

圖10(A)所示的延遲要素(無效時間要素)，可以將電壓、電流等的波形僅延遲以時間T0。而且，在此，S是拉普拉斯運算子。
另外，在實現(xiàn)離散時間運轉(zhuǎn)的延遲要素的情況下，使用如圖10(B)所示的延遲要素。在此，Z作為Z變換運算子，N表示信號的順序，設(shè)置使TO＝Ts×N。
在實現(xiàn)如圖10(B)所示延遲要素的情況下，例如，如特開平05-225319號公報的請求范圍及概要書所示，是設(shè)置有多個移位寄存器，通過循環(huán)的將時間系列數(shù)據(jù)輸入這些多個移位寄存器中的數(shù)據(jù)延遲方法。
另外，如圖11所示，是將通過A/D(Analog to Digital)變換器101脈沖調(diào)制所得的數(shù)據(jù)，存儲在RAM(Random Access Memory)104中，在經(jīng)過規(guī)定時間T0后，通過I/F(Interface)105輸出的方法。
該例是由A/D變換器101、CPU(Central Processing Unit)102、ROM(Read Only Memory)103、RAM104、I/F105組成的。
輸入在A/D變換器107的波形，在規(guī)定周期TS上進行脈沖調(diào)制，并通過CPU102，按順序的儲存入RAM104中。儲存在RAM104中的數(shù)據(jù)在由脈沖調(diào)制起經(jīng)過規(guī)定時間T0后，通過CPU102按順序的被讀出，并通過I/F105輸出。
上述運轉(zhuǎn)，能夠延遲T0將輸入波形輸出。但是，特開平05-225319號公報所示的方法存在有為了提高輸出數(shù)據(jù)的分辨能力而必須設(shè)置大量移位寄存器，從而導(dǎo)致電路規(guī)模變大的問題。
另一方面，如圖11所示的方法，為了提高分辨能力，必須縮短脈沖調(diào)制的周期TS，但是縮短脈沖調(diào)制的周期TS后，因為必須增加RAM104的記憶容量，所以也存在有必須增加電路規(guī)模的問題。
本發(fā)明根據(jù)上述事項，目的在于提供一種能夠不必增加電路規(guī)模，就能獲得高分辨能力的延遲裝置以及利用該延遲裝置的電源裝置。為了達成上述目的，本發(fā)明的一種延遲裝置，其是將具有周期性的信號進行輸入，僅延遲規(guī)定時間T0進行輸出的，其設(shè)有將具有周期性的信號在規(guī)定周期TS中進行脈沖調(diào)制的脈沖調(diào)制電路；用于存儲通過上述脈沖調(diào)制電路在過去一定時間內(nèi)被脈沖調(diào)制了的數(shù)據(jù)的記憶電路；根據(jù)保存在上述記憶電路中的數(shù)據(jù)，推算出自某一時點始至規(guī)定時間T0之前，在脈沖調(diào)制與脈沖調(diào)制之間的時點上的信號值的推算電路因此，不必增加電路規(guī)模，就能夠提供高分辨能力的延遲裝置。
另外，在上述基礎(chǔ)上，所說的推算電路是，利用存儲在上述記憶電路中的數(shù)據(jù)，即位于所要推算的數(shù)據(jù)附近的M(M＞1)個的數(shù)據(jù)，通過(M-1)次式進行插值，推算出上述規(guī)定時間T0之前的信號值。因此，即使憑借少量的數(shù)據(jù)也能夠進行正確的推算。
另外，在上述基礎(chǔ)上，所說的推算電路是，利用存儲在上述記憶電路中的數(shù)據(jù)，即位于所要推算的數(shù)據(jù)附近的4個數(shù)據(jù)，通過3次式進行插值，推算出上述規(guī)定時間T0之前的信號值。因此，能夠得到近似于理想波形的輸出信號。
另外，在上述基礎(chǔ)上，其還設(shè)有測定上述信號的周期的測定電路；和，對應(yīng)于上述測定電路的檢測結(jié)果，再次設(shè)置上述推算電路用來推算信號值的參數(shù)值的再設(shè)置手段。因此，即使信號周期發(fā)生變化，也能夠正確地進行推算。
另外，在上述基礎(chǔ)上，所說的脈沖調(diào)制電路以較上述記憶電路的存儲周期短的周期進行脈沖調(diào)制，并還設(shè)有對由上述脈沖調(diào)制電路被脈沖調(diào)制了的數(shù)據(jù)，進行濾波處理的濾波電路。因此，能夠防止混淆現(xiàn)象的發(fā)生。
另外，本發(fā)明的一種電源裝置，其是設(shè)有能夠輸入商用電源的電壓或者電流的檢出信號，延遲以商用電源的電壓或者電流的周期、或者該周期的整數(shù)倍的規(guī)定時間T0輸出的延遲裝置的電源裝置，其還設(shè)有在較商用電源的電壓或者電流的周期、或者該周期的整數(shù)倍的規(guī)定時間T0的周期TS上，將商用電源的電壓或者電流的檢出信號進行脈沖調(diào)制的脈沖調(diào)制電路；用于存儲通過上述脈沖調(diào)制電路在過去一段時間內(nèi)被脈沖調(diào)制了的數(shù)據(jù)的記憶電路；根據(jù)存儲在記憶電路的數(shù)據(jù)，推算出自某一時點始至上述規(guī)定時間T0之前，在脈沖調(diào)制與脈沖調(diào)制之間的時點上的檢出信號值的推算電路；根據(jù)上述推算電路而得的值，控制電源裝置內(nèi)部電路的控制電路。
因此，在所謂的切換電源、無間斷電源等電源裝置中，能夠?qū)崿F(xiàn)以少量的存儲容量滿足控制所需分辨能力的延遲要素。本發(fā)明的效果是提供一種不必增加電路規(guī)模，就能夠獲得高分辨能力的延遲裝置以及利用該延遲電路的電源裝置。以下，參照附圖，對本發(fā)明的實施形態(tài)1進行說明。
圖1是表示本發(fā)明實施形態(tài)的構(gòu)成例的電路圖。如圖所示，本發(fā)明實施形態(tài)的電源裝置的組成有延遲電路10、UPS(UninterruptiblePower Supply System)控制電路20、和UPS21。
延遲電路10由A/D變換器11、DSP(Digital Signal Processor)12、ROM13、RAM14、I/F15構(gòu)成，例如，將由UPS控制電路20控制的UPS21的輸出電壓作為輸入信號進行輸入，并延遲規(guī)定時間T0后輸出。
在此，作為幅度-脈沖變換電路的A/D變換器11，在規(guī)定周期TS上對UPS21的輸出電壓或者輸出電流進行脈沖調(diào)制，并轉(zhuǎn)化為數(shù)碼數(shù)據(jù)輸出。推算電路、測定電路、再次設(shè)置手段、以及作為濾波電路的DSP12，對由A/D變換器11輸出的數(shù)碼數(shù)據(jù)進行規(guī)定的演算處理后輸出。
ROM23儲存有DSP12所執(zhí)行的程序。作為存儲電路的RAM14，在DSP12進行規(guī)定的處理時，臨時保存處理過程中的數(shù)據(jù)。作為輸出電路的I/F15將由DSP12輸出的數(shù)據(jù)提供給UPS控制電路20。
UPS21是所謂的無間斷電源裝置，在其內(nèi)部設(shè)置有電池，在發(fā)生停電的情況下，將電池內(nèi)的電力轉(zhuǎn)換為交流電力輸出。UPS控制電路20是控制UPS21的控制電路，其與由延遲電路10輸出的信號相對應(yīng)，例如，在有多臺UPS并聯(lián)運轉(zhuǎn)的情況下，當(dāng)任意一臺UPS處于運轉(zhuǎn)不良時，執(zhí)行對該UPS有選擇性遮斷的選擇遮斷控制等。
在此，是在UPS21的外部設(shè)置延遲電路10和UPS控制電路20的，但是也可以在UPS21的內(nèi)部設(shè)置延遲電路10和UPS控制電路20。
接著，就上述實施形態(tài)的運轉(zhuǎn)情況進行說明。
圖2所示的是脈沖調(diào)制周期TS、拉長間隔后的脈沖調(diào)制周期TSS、延遲時間TO之間關(guān)系的圖。在圖中，周期性反復(fù)的波形表示的是UPS21的輸出電流的例。
脈沖調(diào)制周期TS表示的是，A/D變換器11將輸入信號進行脈沖調(diào)制的周期。拉長間隔后的脈沖調(diào)制周期TSS表示的是，將由A/D變換器11進行脈沖調(diào)制了的數(shù)據(jù)，通過DSP12按一定比例拉長間隔后的實質(zhì)脈沖調(diào)制周期。
延遲時間TO表示的是，使數(shù)據(jù)即將延遲的時間，在本實施例中，表示的是由t＝0到設(shè)置有符號42的位置為止的時間。
設(shè)置拉長間隔率為m，拉長間隔后的脈沖調(diào)制周期TSS與脈沖調(diào)制周期TS之間滿足下列關(guān)系。而且，在圖2所示實施例中，m＝5。
TSS＝m·TS(公式1)在此，對主分割數(shù)N進行如下定義。而且，floor[]是最小限額函數(shù)(即floor函數(shù))，是小于等于舍去括號內(nèi)數(shù)字小數(shù)點的整數(shù)的函數(shù)。在由t＝0時的信號值(圖2中符號45所示值)求出TO之前的信號值(圖2中符號42所示值)的情況下，因為符號42的位置是位于脈沖調(diào)制點的中間，所以不存在數(shù)據(jù)。在此，本實施形態(tài)使用了主分割數(shù)N附近的M個數(shù)據(jù)，根據(jù)(M-1)次式推算出該數(shù)據(jù)。也就是說，設(shè)置輸入信號在各個時刻的值為y(t)，在M＝4時，y(t-TO)通過下列公式表示。在此，公式3所包含的系數(shù)a1～a4由下式表示。但是，Di是通過下式表示的。具體地說，在設(shè)置要延遲的時間為TO、脈沖調(diào)制時間為TS、N1＝20、N2＝21、N3＝22、N4＝23的情況下，由公式5，分別得出系數(shù)a1～a4，a1＝-0.0623，a2＝0.5564，a3＝0.5685，a4＝-0.0627。而且，Ni(i＝1，2，3，4)表示的是圖2中(N-1)、N、(N+1)、(N+2)的各個時點的電流值，脈沖調(diào)制時機為N和N+1之間。
接著，就圖1所示的實施形態(tài)的運轉(zhuǎn)進行說明。
圖3是對圖1所示實施形態(tài)實行的處理例進行說明的流程圖。該流程圖包括以下步驟。
步驟S10DSP12對各種變量進行初期設(shè)置。
步驟S11DSP12測定輸入信號的周期。具體地說，通過測定輸入信號的過零點間的時間，來測定周期。
步驟S12DSP12判斷是否變更延遲時間TO。也就是說，在輸入信號的周期發(fā)生變動的情況下，因為DSP12會產(chǎn)生變更延遲時間TO的必要，所以在延遲時間TO發(fā)生改變時，進入步驟S13；除此之外的情況下進入步驟S14。
步驟S13DSP12進行再次設(shè)置作為參數(shù)的系數(shù)a1～a4的值的處理。具體地說，根據(jù)公式4和公式5，再次設(shè)置作為參數(shù)的系數(shù)a1～a4的值。
步驟S14DSP12在計算處理回數(shù)的變量count中，作為初期數(shù)值代入“1”。
步驟S15DSP12獲取由A/D變換器11輸出的脈沖調(diào)制后的數(shù)據(jù)。
步驟S16DSP12對在步驟S15中獲得的數(shù)據(jù)進行篩選處理。具體地說，DSP12對于在步驟S15中獲得的數(shù)據(jù)，例如，實行2次的低通濾波處理。而且，這種處理是為了防止混淆現(xiàn)象的發(fā)生。
步驟S17DSP12判斷變量count的值是否等于拉長間隔率m，當(dāng)?shù)扔诶L間隔率m時進入步驟S19，在其他情況下則進入步驟S18。
步驟S18DSP12使變量count的值僅增加1，然后返回步驟S15反復(fù)進行相同的處理。
步驟S19DSP12為了求出TO之前的輸入信號，進行演算處理。也就是說，使用公式3，求出y(t-TO)。而且，關(guān)于該處理會在后文中進行詳細(xì)描述。
步驟S20DSP12通過I/F15輸出在步驟S19中求出的TO之前的輸入信號的推算值。
步驟S21DSP12判斷是否要反復(fù)進行上述處理，在需要反復(fù)的情況下，返回步驟S11反復(fù)同樣的操作，在其他場合下則結(jié)束操作。
通過上述處理，能夠求出并輸出TO之前的輸入信號的推算值。
接著，就步驟S15～S20所示的演算處理進行詳細(xì)說明。
圖4是對圖3所示步驟S15～S20的處理進行詳細(xì)說明的說明圖。在該圖中，實心圓圈是表示處理的開始或結(jié)束?？招膱A圈表示的是處理的分支或者處理的合并點。箭頭表示的是處理的流程。[]表示的是在分支時的判斷內(nèi)容。{}表示的是所執(zhí)行的代入處理的內(nèi)容。
如圖所示，開始處理，首先，實行篩選處理。在此，u表示的是輸入信號，uf0、uf1是在篩選處理過程中存儲經(jīng)過的變量，uff0、uff1是存儲篩選處理結(jié)束后的數(shù)據(jù)的變量，af、bf是保存篩選系數(shù)，x(n)(n＝1，2，…，(N+3))是實施了篩選處理的數(shù)據(jù)的排列，k、k1～k3是指定排列地址用的變量。而且，用來保存這些變量的記憶領(lǐng)域，設(shè)置在DSP12的圖中未示的寄存器或者RAM14上。
如圖4所示，開始處理后，首先，進行篩選處理。在篩選處理中，首先計算af*u+bf*uf0([*]表示乘法)，并儲存在uf1中。接著，計算af*uf1+bf*uff0，并儲存在uff1中。在此，uf0、uff0中代入了1位之前的uf1、uff1的數(shù)值。而且，通過實施這種篩選處理能夠防止混淆現(xiàn)象的發(fā)生。
接著，將變量count的值與拉長間隔倍率m比較，如果兩者相等，在圖4右側(cè)進行分枝，在其他情況下在圖4的正下方進行分枝，使變量count的值僅增加1。
在右側(cè)分枝的情況下，判斷k值是否大于等于(N+3)，在判斷結(jié)果為肯定的情況下，在右側(cè)進行分枝，k值根據(jù)公式(k-(N+2))進行更新。在其他情況下，在正下方進行分枝，直接進入下一道處理。
接著，根據(jù)(k+1)的值更新變量k1。然后，判斷k1是否大于等于(N+3)，當(dāng)判斷結(jié)果為肯定的情況下，在右側(cè)進行分枝，k1值根據(jù)公式(k1-(N+2))進行更新。在其他情況下，在正下方分枝，直接進入下一道處理。
接著，根據(jù)(k+2)的值更新變量k2。然后，判斷k2是否大于等于(N+3)，當(dāng)判斷結(jié)果為肯定時，在右側(cè)分枝，k2值根據(jù)公式(k2-(N+2))進行更新。在其他情況下，在正下方分枝，直接進入下一道處理。
接著，根據(jù)(k+3)的數(shù)值更新變量k3。然后，判斷k3是否大于等于(N+3)，當(dāng)判斷結(jié)果為肯定時，在右側(cè)分枝，k3值根據(jù)公式(k3-(N+2))進行更新。在其他情況下，在正下方分開，直接進入下一道處理。
接著，通過公式a1*x(k)+a2*x(k1)+a3*x(k2)+a4*x(k3)計算出僅在T0前的輸入信號的推算值，代入變量y中。另外，將uff1的值代入排列x(k)中。
接著，分別對變量k和變量count的值僅增加1，同時，通過uf1值來更新uf0，另外，通過uff1值來更新uff0。
通過上述處理，能夠?qū)崿F(xiàn)圖3所示步驟S15～S20的處理。
接著，就本發(fā)明實施形態(tài)的有效性進行說明。
圖5是對本發(fā)明實施形態(tài)有效性進行說明的說明圖。在圖中，輸入信號50是圖6(A)所示的信號。延遲電路10具有圖1所示構(gòu)成的電路。減法電路51輸出由輸入信號50輸出至延遲電路10的內(nèi)容進行減算所得的結(jié)果。輸出信號52是減法電路51的輸出。
在如圖5所示的電路中，重疊有圖6(B)所示的外部干擾，這是在輸入了圖6(A)所示輸入信號的情況。而且，如圖6(B)所示的信號是，在t＝0.162[sec]時的上升步驟信號。
在輸入這種信號，延遲電路10處于理想運轉(zhuǎn)的情況下，輸出如圖7(A)所示的信號。
圖7(B)是在使用T0附近1個數(shù)據(jù)(最接近T0的數(shù)據(jù))的情況下(M＝1時)的輸出信號的表示圖。如圖所示，M＝1時的波形與圖7(A)所示的理想波形存在相當(dāng)大的差異?？梢钥紤]這是由于T0/TSS＝20.505和floor[TO/TSS]＝20的差錯而導(dǎo)致的。
圖8(A)是M＝2時(1次插值的情況)輸出波形的表示圖。如圖所示，M＝2時的情況，與圖7(B)所示的情況相比，更接近圖7(A)所示的理想輸出波形。
圖8(B)是M＝4時(3次插值的情況)輸出波形的表示圖。如圖所示，M＝4時的情況，與圖7(B)和圖8(A)所示的情況相比，更接近圖7(A)所示的理想輸出波形。
圖9是M＝6時(5次插值的情況)輸出波形的表示圖。如圖所示，M＝6時的情況，與圖7(B)和圖8(A)所示的情況相比，更接近圖7(A)所示的理想輸出波形，但與圖8(B)并沒有太大的差異。
由如上所述，本發(fā)明的實施形態(tài)中，雖然可以設(shè)置M小于等于3，但是為了得到更加接近理想波形的輸出信號，M大于等于4的設(shè)定條件為好。另外，考慮到計算量，推薦M＝4更好。
如上說明，因為在本發(fā)明實施形態(tài)下，T0前信號是使用其附近的M個數(shù)據(jù)，根據(jù)(M-1)公式推算而得的，所以即使脈沖調(diào)制周期TS較長，也能夠得到正確的數(shù)據(jù)。
另外，因為脈沖調(diào)制周期長，所以能夠縮小RAM14的儲存區(qū)域，從而能夠降低制造成本。
而且，在上述實施形態(tài)中，作為延遲電路10的演算裝置使用的是DSP12，但是也能夠使用CPU。另外，作為DSP12的周邊電路，設(shè)有A/D變換器11、ROM13、RAM14、I/F15，但是也可以將所有這些或者其中的一部分內(nèi)設(shè)在DSP12中。
另外，圖3所示的輸入信號周期的測定是一個周期一次的，但是也可以是每隔二個周期或者以上進行一次。
另外，在上述實施形態(tài)中，關(guān)于通過延遲電路10延遲了的數(shù)據(jù)，雖然是要輸入UPS控制電路20中，但是也能夠使用在其他用途中。本發(fā)明適用于使周期性的信號延遲輸出的延遲電路。圖1是表示本發(fā)明實施形態(tài)組成的電路圖。
圖2是對圖1所示實施形態(tài)的運轉(zhuǎn)進行說明的說明圖。
圖3是對圖1所示實施形態(tài)的運轉(zhuǎn)進行說明的流程圖。
圖4是對圖3所示步驟S15～S19的具體處理實例進行說明的流程圖。
圖5是驗證圖1所示延遲電路的有效性的電路的組成。
圖6是圖5所示電路輸入信號的表示圖，(A)表示的是原來的輸入信號，(B)表示的是外部干擾。
圖7是圖5所示電路輸出信號的表示圖，(A)是理想輸出信號的表示圖，(B)是在M＝1時實際輸出信號的表示圖。
圖8是圖5所示電路輸出信號的表示圖，(A)是在當(dāng)M＝2時實際輸出信號的表示圖，(B)是在M＝4時實際輸出信號的表示圖。
圖9是圖5所示電路輸出信號的表示圖，是在當(dāng)M＝6時實際輸出信號的表示圖。
圖10是現(xiàn)有技術(shù)下一例延遲裝置的表示圖，(A)表示的是在連續(xù)運轉(zhuǎn)情況下的延遲裝置，(B)表示的是在離散情況下的延遲裝置。
圖11是圖10(B)中延遲電路具體組成的表示圖。10延遲電路(延遲裝置)11A/D變換器(脈沖調(diào)制電路)12DSP(推算電路，測定電路，再次設(shè)置手段，篩選程序電路)13RAM(記錄電路)14I/F(輸出電路)
權(quán)利要求
1.一種延遲裝置，其是將具有周期性的信號進行輸入，僅延遲規(guī)定時間T0進行輸出的，其設(shè)有將具有周期性的信號在規(guī)定周期TS中進行脈沖調(diào)制的脈沖調(diào)制電路；用于存儲通過上述脈沖調(diào)制電路在過去一定時間內(nèi)被脈沖調(diào)制了的數(shù)據(jù)的記憶電路；根據(jù)保存在上述記憶電路中的數(shù)據(jù)，推算出自某一時點始至規(guī)定時間T0之前，在脈沖調(diào)制與脈沖調(diào)制之間的時點上的信號值的推算電路。
2.如權(quán)利要求1所述的延遲裝置，其特征在于所說的推算電路是，利用存儲在上述記憶電路中的數(shù)據(jù)，即位于所要推算的數(shù)據(jù)附近的M(M＞1)個的數(shù)據(jù)，通過(M-1)次式進行插值，推算出上述規(guī)定時間T0之前的信號值。
3.如權(quán)利要求1所述的延遲裝置，其特征在于所說的推算電路是，利用存儲在上述記憶電路中的數(shù)據(jù)，即位于所要推算的數(shù)據(jù)附近的4個數(shù)據(jù)，通過3次式進行插值，推算出上述規(guī)定時間T0之前的信號值。
4.如權(quán)利要求1所述的延遲裝置，其特征在于其還設(shè)有測定上述信號的周期的測定電路；和，對應(yīng)于上述測定電路的檢測結(jié)果，再次設(shè)置上述推算電路用來推算信號值的參數(shù)值的再設(shè)置手段。
5.如權(quán)利要求1所述的延遲裝置，其特征在于所說的脈沖調(diào)制電路以較上述記憶電路的存儲周期短的周期進行脈沖調(diào)制，并還設(shè)有對由上述脈沖調(diào)制電路被脈沖調(diào)制了的數(shù)據(jù)，進行濾波處理的濾波電路。
6.一種電源裝置，其是設(shè)有能夠輸入商用電源的電壓或者電流的檢出信號，延遲以商用電源的電壓或者電流的周期、或者該周期的整數(shù)倍的規(guī)定時間T0輸出的延遲裝置的電源裝置，其還設(shè)有在較商用電源的電壓或者電流的周期、或者該周期的整數(shù)倍的規(guī)定時間T0短的規(guī)定周期TS上，將商用電源的電壓或者電流的檢出信號進行脈沖調(diào)制的脈沖調(diào)制電路；用于存儲通過上述脈沖調(diào)制電路在過去一定時間內(nèi)被脈沖調(diào)制了的數(shù)據(jù)的記憶電路；根據(jù)存儲在記憶電路的數(shù)據(jù)，推算出自某一時點始至上述規(guī)定時間T0之前，在脈沖調(diào)制與脈沖調(diào)制之間的時點上的檢出信號值的推算電路；根據(jù)上述推算電路而得的值，控制電源裝置內(nèi)部電路的控制電路。
全文摘要
本發(fā)明的延遲裝置，能夠不必增加電路規(guī)模，就能獲得高分辨能力的裝置。其是將具有周期性的信號進行輸入，僅延遲規(guī)定時間T
文檔編號H03K9/00GK1622421SQ200410059830
公開日2005年6月1日 申請日期2004年6月22日 優(yōu)先權(quán)日2003年11月26日
發(fā)明者小松崎義浩 申請人:電盛蘭達株式會社