專利名稱：具有全電壓擺動運行的低功率動態(tài)邏輯門電路的制作方法
技術領域：
本發(fā)明通常涉及簡化的功率邏輯，更具體而言，本發(fā)明涉及具有全電壓輸出擺動及利用再循環(huán)能量來運行的簡化的功率邏輯。
背景技術：
先前的申請案——RESONANT LOGIC II，揭示了一種用再循環(huán)能量運行的邏輯系統(tǒng)。其中所揭示的邏輯包括幾個邏輯門，而每個邏輯門均具有一放電路徑10及一預充電路徑12，如圖1中所示。該放電路徑10和預充電路徑12被并聯(lián)連接在時鐘線14與具有負載電容CL18的輸出節(jié)點16之間。該放電路徑10通常是一邏輯電路級，其可實現(xiàn)一邏輯功能，例如一非門、與非(NAND)門，如圖2A所示，或或非(NOR)門(圖中未顯示)，或更為復雜的邏輯功能的一部分。在輸出節(jié)點與時鐘線之間的導電路徑的形成是取決于在估算周期期間或者相位期間，邏輯電路級的一個或多個輸入的狀態(tài)。因此，放電路徑10是有條件地導電的。
預充電路徑12也被連接在輸出節(jié)點16與時鐘線14之間，其在一預充電相位或者預充電周期期間，無條件地形成一導電路徑。在此相位期間，輸出節(jié)點16預充電至一與由時鐘線所獲得的電壓電平相關的電壓電平，該電壓電平在預充電相位期間是邏輯高電壓。
在估算相位期間，預充電路徑12是非導電性的且在預充電相位期間，放電路徑10是非導電性的。這樣，在運行中，在預充電相位期間對輸出節(jié)點16進行充電以后，可使用輸出節(jié)點16上的電荷在估算相位期間估算邏輯功能。若輸入使得邏輯電路級是非導電性的，則輸出節(jié)點16保持充電狀態(tài)，其所保持的電壓電平是其預充電電壓電平。若輸入使得邏輯電路級是導電性的，則該輸出節(jié)點16放電到近似時鐘信號14的低電位。
在先前的申請案中，將預充電路徑12建構為一個二極管，如圖2B所示。但是該二極管建構所產(chǎn)生的問題在于輸出節(jié)點16不能被預充電到與時鐘信號14的高電壓大體上相等的電壓。這限制了輸出節(jié)點16的電壓輸出并對接收來自于邏輯電路級的小于全擺動的輸出的電路造成影響。影響之一就是若該電路以高時鐘速率運行，則會降低對后續(xù)的邏輯輸入的驅動，從而降低電路的最大時鐘速率。
因此，就需要邏輯電路級的輸出達到與該邏輯電路級所連接的時鐘線上所承載的時鐘信號的電壓電平大體上相等的電壓電平。

發(fā)明內容
本發(fā)明直接針對上述需要。按照本發(fā)明的一具體實施例，本發(fā)明包括一放電路徑，一預充電路徑及一控制電路。該放電路徑連接在一時鐘線與一輸出節(jié)點之間，且包括一個或多個配置用于在一估算相位期間估算至少一個輸入的邏輯功能的晶體管。該預充電路徑連接在該時鐘線與該輸出節(jié)點之間，且其包括一個具有一柵極以及一通道的P溝道金屬氧化物半導體晶體管，而該通道在該晶體管的一個源極與一個漏極區(qū)域之間，該漏極連接到該輸出節(jié)點，該源極則連接到該時鐘線。該控制電路具有一連接到該預充電路徑晶體管的柵極的輸出，且該輸出被配置用于維持該預充電路徑晶體管上的源極到柵極的電壓，使得不管輸入與輸出節(jié)點處狀態(tài)如何，該預充電晶體管的該通道均在預充電相位期間在該時鐘線之間提供一導電路徑。
本發(fā)明的時鐘線被連接到一個時鐘電路上，該時鐘電路在該時鐘線上自該輸出節(jié)點經(jīng)由該放電路徑來俘獲能量，并將所俘獲的能量的一部分經(jīng)由該預充電路徑返回給該輸出節(jié)點。
一種按照本發(fā)明的一個具體實施例的方法，其包括以下步驟在時鐘信號的第一電壓期間，通過向P溝道金屬氧化物半導體晶體管的源極提供第一電壓來緊用預充電路徑；及在時鐘信號的第二電壓期間，通過向P溝道金屬氧化物半導體晶體管的源極提供第二電壓并向P溝道金屬氧化物半導體晶體管的柵極提供一電壓，該電壓具有從近似高于該時鐘線的該第一電壓的N溝道金氧半導體晶體管閾電壓到低于該時鐘線的該第二電壓的P溝道金屬氧化物半導體晶體管閾電壓之間的范圍，來啟動預充電路徑。
本發(fā)明的一個優(yōu)點在于該輸出節(jié)點的電壓范圍近似等于該時鐘線的電壓范圍，該電壓范圍是近似在零伏特到正電源電壓之間的范圍。
另一個優(yōu)點在于該輸出節(jié)點可在一給定的時鐘周期速率下驅動較多的邏輯輸入。
另一個優(yōu)點在于該邏輯電路可在一個較高的時鐘周期速率下運行。
另一個優(yōu)點在于通過去除一個切換期間消耗功率的在該輸出節(jié)點與該時鐘線之間的直接路徑來實現(xiàn)較低功率運行。
另一個優(yōu)點在于實現(xiàn)低功率運行，是使用于對該輸出節(jié)點進行預充電并使該放電路徑運行的能量的一部分通過時鐘電路返回到輸出節(jié)點的結果。


圖1顯示了一個在一先前申請案中已揭示的預充電及放電路徑；圖2A顯示了一個與非(NAND)門的邏輯電路級；圖2B顯示了預充電路徑的二極管建構；圖3顯示了本發(fā)明的一個放電、預充電路徑及控制電路的方框圖；圖4A顯示了本發(fā)明的一個控制電路的具體實施例；圖4B顯示了本發(fā)明的一個預充電路徑的具體實施例；圖5顯示了一個根據(jù)本發(fā)明的非門；圖6顯示了一個根據(jù)本發(fā)明的與非(NAND)門；圖7顯示了一個根據(jù)本發(fā)明的或非(NOR)門；
圖8顯示了描述根據(jù)本發(fā)明的一個非門的運行的波形圖；圖9顯示了一個根據(jù)本發(fā)明的具有可調節(jié)的驅動能力的與非(NAND)門；圖10顯示了一個電荷共享效應已經(jīng)降低的與非(NAND)門；圖11顯示了一個電荷泵效應已經(jīng)降低的反相器；圖12顯示了本發(fā)明的一個電路如何與傳統(tǒng)的邏輯門實現(xiàn)接口；圖13顯示了一個向本發(fā)明的邏輯電路提供一個時鐘信號的時鐘電路方框圖；圖14顯示了該時鐘電路方框圖的一個具體實施例。
具體實施例方式
圖3顯示了一個本發(fā)明的放電路徑10、預充電路徑30及控制電路32的方框圖。將本發(fā)明的預充電路徑30連接于輸出節(jié)點16與時鐘線14之間，并經(jīng)由路徑y(tǒng)3連接到控制電路32。該控制電路32被配置用于在預充電期間大體上降低遍及該預充電路徑30的電壓降。
圖4A顯示了一個本發(fā)明的控制電路32的具體實施例；圖4B顯示了一個本發(fā)明的預充電路徑30的具體實施例。先前的預充電路徑的二極管由晶體管40替代，將該晶體管40的通道連接在輸出節(jié)點16與時鐘線14之間。使預充電晶體管40的柵極節(jié)點y3連接到控制電路32的節(jié)點y3，不管輸出節(jié)點16被充電到一邏輯高或一邏輯低電壓，控制電路節(jié)點y3都提供適當?shù)脑礃O到柵極的電壓，以接通晶體管40。電容Cb是一個在節(jié)點y1與y3之間的內在電容。
圖5顯示了根據(jù)本發(fā)明的一個具體實施例的非門。晶體管46提供放電路徑，并實現(xiàn)一反相器邏輯功能。晶體管46具有連接在輸出節(jié)點16與時鐘線14之間的通道。晶體管46的柵極連接到輸入48上，晶體管46依靠輸入48來運行，以在輸出節(jié)點16處產(chǎn)生輸入48的反相形式。晶體管46的襯底限制在電路中的最低電壓Vss。該控制電路32包括一個N溝道金氧半導體晶體管——晶體管42，及一個P溝道金屬氧化物半導體晶體管——晶體管44，每一晶體管均以一個二極管組態(tài)連接。晶體管42和晶體管44的通道均連接在晶體管40的柵極與輸出節(jié)點16之間，且兩個晶體管42、44的源極均連接到輸出節(jié)點16上。N溝道金氧半導體晶體管42的襯底連接到Vss，而P溝道金屬氧化物半導體晶體管的襯底則連接到Vdd。晶體管40，即該預充電P溝道金屬氧化物半導體晶體管，其通道連接在時鐘線14與輸出節(jié)點16之間，晶體管40的源極連接到時鐘線14上，且晶體管40的漏極連接到輸出節(jié)點16上。晶體管40的襯底連接到Vdd。
時鐘線14承載一個具有一個第一電壓及一個第二電壓的時鐘信號。若該時鐘信號是一個數(shù)字信號，則該第一電壓是一個邏輯高電壓，而該第二電壓是一個邏輯低電壓。在一預充電相位期間，當該時鐘信號處于一個邏輯高電壓時，則該輸出節(jié)點16通過晶體管40預充電，該晶體管40的通道由晶體管44或晶體管42來導電。在一估算相位期間，當該時鐘信號處于一個邏輯低電壓時，晶體管40變成非導電性的，而晶體管46則視該輸入48是高電壓還是低電壓的情況而有條件地導電。若該輸入48為高電壓，則晶體管46是導電性的，從而該輸出節(jié)點16向該時鐘線14放電。若該輸入48為低電壓，則晶體管46是非導電性的，因而該輸出節(jié)點16維持或接近于其先前所預充電的電壓。
正如從上面的描述中所顯見，反相器電路38的輸出節(jié)點16上的電壓為或接近于時鐘線上的較低電壓，或接近于時鐘線上的較高電壓。晶體管42在預充電相位的開始，處理當輸出節(jié)點16上的電壓接近于時鐘線14上較低電壓時的情形。晶體管44在預充電相位的開始，處理當輸出節(jié)點16上的電壓接近于時鐘線14上較高電壓時的情形。
若在預充電相位的開始，輸出節(jié)點16上的電壓接近于時鐘線上的較低電壓，意即接近于零伏特，且時鐘線14上的電壓在預充電相位期間為近似等于正電源電壓的邏輯高電壓，則晶體管40的通道成為導電性的，此由于存在充足的源極到柵極電壓Vsg，該電壓Vsg沿源極到柵極方向上作為正。晶體管40的源節(jié)點處于一個邏輯高電壓，且柵極近似為一個閾電壓Vtn，該閾電壓Vtn高于輸出節(jié)點的電壓，即Vout+Vtn，其中Vtn是一N溝道金氧半導體晶體管的閾電壓。例如，若輸出節(jié)點16處電壓為零伏特，則40的柵極上的電壓近似為n通道器件的閾電壓Vtn，因為44是一個二極管連接的晶體管。在一個具體實施例中，若N溝道金氧半導體晶體管的Vtn與Vtp均大約為1伏特，則40的柵極近似為1伏特。在此具體實施例中，若正電源電壓是5伏特，則P溝道金屬氧化物半導體晶體管40的源極至柵極電壓大約是+4伏特，其較閾電壓Vtp要大。這樣，在以上條件下，晶體管40具有一個在時鐘線14與輸出節(jié)點16之間的導電通道。該導電通道允許輸出節(jié)點16從時鐘線14中來充電。由于輸出節(jié)點電壓升高，越來越接近時鐘線14的邏輯高電壓，所以晶體管42的通道的導電性變得越來越小，并當輸出電壓近似為一高于40的柵極的n通道閾電壓Vtn時在該點處切斷。在此電壓時，通過將晶體管40的柵極電壓維持在低于輸出電壓Vout的近似為Vtp的電壓處，即維持在Vout-Vtp，晶體管44開始幫助維持晶體管40的源極到柵極Vsg驅動。由此，晶體管44幫助確保晶體管40的柵極不會升高到足以削弱晶體管40的源極到柵極的電壓、近似為Vout-Vtp的電壓，該電壓是維持晶體管40導電所必需的電壓。
應注意，若將輸出節(jié)點16充電到時鐘線14的邏輯高電壓，則晶體管46的通道在預充電相位期間不能導電，這是由于無論晶體管46的哪一終端被視作源節(jié)點且不管晶體管46的輸入48的狀態(tài)如何，都不存在足夠的柵極到源極的電壓。
在估算相位期間，不管輸出節(jié)點16的狀態(tài)如何，晶體管40均不導電。若在估算相位期間輸出節(jié)點保持充電狀態(tài)，則由于邏輯路徑不導電，所以晶體管40的漏極到柵極的電壓Vdg是V′out-Vg，其中V′out接近但略小于時鐘線的邏輯高電壓，而且Vg是來自于先前預充電循環(huán)的柵極電壓。雖然晶體管40的源極終端電壓近似為零伏特，但晶體管40的漏極與柵極之間的電壓Vdg＝V′out-Vg并不足以使晶體管40從輸出16到時鐘線14導電，這是由于其低于晶體管40的閾電壓Vtp，即Vdg＝Vtp-(Vout-V′out)，并且V′out略低于Vout。
若輸出節(jié)點先前已放電，則晶體管40的柵極處于近似為Vout+Vtn，其中Vout接近于時鐘線14的邏輯低電壓，且晶體管40的源極到柵極電壓與漏極到柵極電壓兩者所具有的極性與要在時鐘線14與輸出節(jié)點16之間導電所需的極性相反。
由此，圖5中的器件在輸出節(jié)點16上具有一個大體上接近于時鐘線14的邏輯高電壓或邏輯低電壓的輸出電壓。若時鐘線14具有零伏特的低電壓并且等于正電源電壓的高電壓，則圖5中電路的輸出電壓具有全邏輯擺動。
與傳統(tǒng)的邏輯反相器相比，圖5中的電路38具有功率低及驅動能力高的優(yōu)點。低功率特性是得于在正電源電壓與接地之間沒有串聯(lián)的P溝道金屬氧化物半導體及N溝道金氧半導體晶體管。在后面的安排中，由于存在一短暫的時間間隔，在該間隔內P溝道金屬氧化物半導體晶體管與N溝道金氧半導體晶體管均導通，所以在切換期間，流出一高電流。其不但致使一高電流自該正電源電壓流向接地，而且導致在該傳統(tǒng)的反相器輸出處的負載電容充電或放電期間，P溝道金屬氧化物半導體晶體管與N溝道金氧半導體晶體管相互沖突。相比之下，本發(fā)明的反相器對N溝道金氧半導體與P溝道金屬氧化物半導體晶體管具有獨立的控制信號。避免了大的切換電流，并且在輸出處不存在沖突?？刂凭w管40的柵極電壓與晶體管40的尺寸，允許輸出驅動大電容負載?？墒箞D5中電路的總面積更加小于具有同樣驅動特性的傳統(tǒng)器件。
圖6顯示了一個根據(jù)本發(fā)明的與非(NAND)門54，而圖7顯示了一個根據(jù)本發(fā)明的或非(NOR)門56。圖6的放電路徑10包括兩個或兩個以上的N溝道金氧半導體晶體管58-60，其被串聯(lián)連接以在估算相位期間實現(xiàn)多輸入與非(NAND)功能。圖7中的放電路徑10包括兩個或兩個以上并聯(lián)連接以在估算相位期間實現(xiàn)多輸入或非(NOR)功能的N溝道金氧半導體晶體管62-64。
圖8顯示了描述根據(jù)本發(fā)明的圖5中的反相器38的運行的波形圖。時鐘線14的低相位是估算相位，而時鐘的高相位是預充電相位。當對反相器的輸入為高電壓時，輸出16跟隨時鐘線14上的波形，使得在估算相位期間，輸出16是低電壓。當輸入是低電壓時，輸出電壓維持在正電源電壓Vdd。時鐘線14上的時鐘波形并不局限于方波。正弦波形也可用作時鐘信號。正弦波形的預充電及估算次數(shù)可由包括反相器38的諸晶體管的門限來確定。圖8顯示了根據(jù)本發(fā)明的輸出，也就是說，不存在其它情況下會出現(xiàn)的電壓降Vt。
圖9顯示了一個根據(jù)本發(fā)明的具有可調節(jié)驅動能力的與非(NAND)門70。在圖9中，對圖5的控制電路作了修改，取消了二極管連接的N溝道金氧半導體晶體管42，而在晶體管40的柵極與時鐘線14之間添加了輔助的與非(NAND)功能。該輔助的與非(NAND)功能包括兩個N溝道金氧半導體晶體管72、74，其中兩個晶體管的通道串聯(lián)連接，而其柵極則分別連接到放電路徑邏輯功能的輸入76、78中的一個上。若且當使電路的輸出節(jié)點16在估算相位期間由放電路徑放電時，則由于晶體管72與晶體管74導電，所以晶體管40的柵極也被放電到時鐘線14的邏輯低電壓。這就增加了晶體管40在時鐘線14轉變?yōu)檫壿嫺唠妷簳r的柵極驅動。雖然在圖5的電路中，晶體管40的柵極驅動近似為Vdd Vtn，而在圖9的電路中，晶體管40的柵極驅動近似為Vdd。此改變改善了電路的預充電效應并增強了電路的驅動性能。
圖10顯示了一個電荷共享效應已降低了的與非(NAND)門80。在電路80中，二極管連接的N溝道金氧半導體晶體管82被跨接在輸入晶體管60與圖5中已使用的控制電路之間。當該時鐘線14為高電壓時，使兩個輸入晶體管58、60之間的節(jié)點A充電到Vdd Vtn。這就防止另一個輸入晶體管58與輸出節(jié)點16共享電荷，從而防止了輸出節(jié)點16上的小的電壓損耗。在沒有晶體管82的情況下，當輸入76為高電壓而輸入78為低電壓時，則晶體管58導通而晶體管60截止。若節(jié)點A最初近似為零伏特，則其與晶體管58的寄生電容共享輸出電荷。使用晶體管82將節(jié)點電壓限制為Vdd Vtn，從而降低了自輸出節(jié)點16至節(jié)點A處寄生電容的電荷轉移數(shù)量。
圖11顯示了一個電荷泵效應已降低了的反相器。電荷泵效應是由于在圖5中所示的寄生電容43、45而發(fā)生的。在輸出節(jié)點未放電的許多個估算相位之后，寄生電容43趨向于使晶體管40的柵極電壓升高到時鐘線14的高電壓。同樣，在預充電相位期間，對輸出節(jié)點的充電趨向于使晶體管40的柵極電壓升高。為了減輕這些寄生電容所帶來的影響，在晶體管40的柵極與該時鐘線14之間，連接了具有n通道的二極管接法的晶體管92、94、96的堆棧。n通道二極管接法晶體管92、94、96堆棧中的數(shù)字n，視正電源電壓幅值與晶體管門限值的不同而改變。忽略這些器件的電容效應，n個晶體管的堆棧在時鐘線與晶體管40柵極之間所給出電壓約為n×Vtn。將堆棧上方的n通道晶體管92的漏極連接到晶體管44的柵極，而將堆棧下方的n通道晶體管96的源極連接到時鐘線14上。此晶體管堆棧將晶體管40的柵極電壓水平控制在至少確保晶體管40在時鐘線是邏輯高電壓時導通。
圖12顯示了本發(fā)明的具體實施例38、54、56、70、80、90如何與傳統(tǒng)邏輯門電路實現(xiàn)接口。將本發(fā)明的邏輯電路38、54、56、70、80、90的輸出節(jié)點連接到傳統(tǒng)反相器電路100的輸入處。在本發(fā)明的邏輯電路的全電壓擺動下，改善了與傳統(tǒng)反相器的接口，因為使N溝道金氧半導體與P溝道金屬氧化物半導體晶體管均為導通的時間大大減小了。
圖13顯示了向本發(fā)明的邏輯電路提供節(jié)點X2上的一個時鐘信號的時鐘電路方框圖176。該邏輯電路的輸出節(jié)點是X1 180。時鐘電路176包括能量存儲電路162，其在由參考時鐘ref_clk 174所掌控的頻率上振蕩；初始化電路164，其啟動能量存儲電路162之振蕩；控制電路160，其維持能量存儲電路的振蕩頻率以及自適應電路166，其周期性地向能量存儲電路162提供能量以彌補電路中耗散損失能量。
圖14顯示了該時鐘電路方框圖的一個具體實施例。初始化電路264連接至能量存儲電路262，以初始化能量存儲電路262中的振蕩?？刂齐娐?60包括相位檢測器256以及調諧電路258，該控制電路連接到能量存儲電路262的輸出節(jié)點X2以及參考時鐘274上，以控制能量存儲電路262中的振蕩頻率。自適應電路266連同邏輯電路268的有效電路模型，也連接到能量存儲電路262的輸出X2上。該有效電路模型包括放電路徑、預充電路徑及控制電路以及在此基礎上所做的任何增加例如圖9中的晶體管72、74、圖10中的晶體管82或晶體管92、94及96。
在能量存儲電路262中，存在兩個電容器Co’252a及C1 252b，其中C1較Co’要小得多。兩電容之間的接頭為初始化電路264提供了一個控制點。
初始化電路264包括一個連接到能量存儲電路262的輸出以及電容C1252b與Co’252a的接頭的反相器電路254。復位線202控制反相器254是具有一個高阻抗輸出還是一個低阻抗輸出，該低阻抗輸出是該輸入的反相。當復位線202為激活狀態(tài)時，反相器254處于低阻抗輸出狀態(tài)，其導致能量存儲電路262發(fā)生振蕩。當復位線202為去激活狀態(tài)時，反相器254即變?yōu)楦咦杩馆敵霾⑶抑C振電路繼續(xù)以一個受C1、Co’、Ceff及調諧電路的輸出Cx控制的頻率進行自行振蕩。
如上所述，控制電路260包括一個相位檢測器256和一個調諧電路258，它們一起使得能量存儲電路的振蕩頻率等于參考時鐘274。相位檢測器256接收參考時鐘274和能量存儲電路262的輸出X2，將二者做一比較來控制調諧電路258，該調諧電路258修正能量存儲電路262的頻率，使之與參考時鐘274的頻率相等。
自適應電路266也被連接到能量存儲電路262的輸出X2上，以補充在邏輯電路268中耗散的能量，可將邏輯電路268建模為有效電阻Reff及有效電容Ceff。
在操作中，能量存儲電路262在復位線202去激活之后，以其自然諧振頻率振蕩。使該自然諧振頻率與L及Co’、C1、Ceff串聯(lián)電容值(Co’‖C1‖Ceff)二者的乘積的平方根成反比關系，其中將‘x‖y’定義為數(shù)值xy/(x+y)。若C1’比其它電容小得多，則其是對自然諧振頻率影響最大的電容(因為(Co’‖C1‖ Ceff)近似等于C1’)。能量存儲電路一經(jīng)啟動，就由相位檢測器256和諧振電路258鎖定為參考時鐘輸入。相位檢測器256檢測能量存儲電路頻率與參考時鐘之間的相位差，并將該相位差轉化為一個控制調諧電路258的信號Z。調諧電路258隨后通過向能量存儲電路262增加電感或電容來變更能量存儲電路262的振蕩頻率，以將相位差驅動到零。若能量存儲電路的振蕩的幅度開始衰減，則使自適應電路266激活來為振蕩提供一同步能量提升，從而恢復幅值。
雖然本發(fā)明已參照其某些較佳形式做了相當詳細的描述，但也可采用其它的形式。為此，所附權利要求書的精神與范圍不應受這里所包含的較佳形式的限制。
權利要求
1.一種邏輯電路，其包括一放電路徑，其連接在一時鐘線與一輸出節(jié)點之間，該放電路徑包括一個或多個被配置用于在一估算相位期間估算至少一個輸入的邏輯功能的晶體管；一預充電路徑，其連接在該時鐘線與該輸出節(jié)點之間，該預充電路徑包括一具有一柵極及一通道的P溝道金屬氧化物半導體晶體管，其中該通道位于該P溝道金屬氧化物半導體晶體管的一源極與漏極區(qū)域之間，該漏極連接到該輸出節(jié)點，而該源極則連接到該時鐘線；及一控制電路，其具有一連接到該預充電路徑晶體管的該柵極的輸出，該控制電路被配置用于維持該預充電路徑晶體管上的一源極至柵極電壓，使得不管該等輸入與該輸出節(jié)點的該等狀態(tài)如何，該預充電路徑的該通道均向該時鐘線與該輸出模式之間的一導電路徑提供一預充電相位。
2.根據(jù)權利要求1所述的邏輯電路，其中該控制電路被連接在該預充電晶體管的該柵極與該輸出節(jié)點之間；及其中該控制電路包括一P溝道金屬氧化物半導體晶體管與一N溝道金氧半導體晶體管，每一晶體管均具有一柵極、及一位于該晶體管之一源極與漏極區(qū)域之間的通道，每一晶體管的該等漏極與柵極均連接在一起以形成一個二極管接法的晶體管，每一晶體管的該等漏極與柵極均連接到該預充電晶體管的柵極且每一晶體管的該源極均連接到該輸出節(jié)點。
3.根據(jù)權利要求2所述的邏輯電路，其中該控制電路進一步包括復數(shù)個串聯(lián)連接的二極管接法的N溝道金氧半導體晶體管，該等復數(shù)個N溝道金氧半導體晶體管連接在該預充電晶體管的該柵極與該時鐘線之間。
4.根據(jù)權利要求1所述的邏輯電路，其中該放電路徑包括一具有一柵極及一在該晶體管源極與漏極區(qū)域之間的通道的N溝道金氧半導體晶體管，該N溝道金氧半導體晶體管的該通道連接在該輸出節(jié)點與該時鐘線之間，該柵極連接到該至少一個輸入上以在該輸出節(jié)點處實現(xiàn)一反相器功能。
5.根據(jù)權利要求1所述的邏輯電路，其中存在兩個輸入；及其中該放電路徑包括至少兩個N溝道金氧半導體晶體管，每一晶體管均具有一柵極及一在每一晶體管的一源極與漏極區(qū)域之間的信道，該等信道被串聯(lián)連接在一起以在該輸出節(jié)點與該時鐘線之間形成導電路徑，每一柵極均連接在該等輸入中的一個上，以在該輸出節(jié)點處實現(xiàn)該等輸入的一個2-輸入與非(NAND)功能。
6.根據(jù)權利要求5所述的邏輯電路，其中該控制電路包括一對N溝道金氧半導體晶體管，每一N溝道金氧半導體晶體管均具有一柵極及一在每一晶體管的一源極與漏極區(qū)域之間的信道，使該等信道串聯(lián)連接以在該預充電晶體管的該柵極與該時鐘線之間形成一導電路徑，使這一對N溝道金氧半導體晶體管中的每一個晶體管的每一個柵極均連接到該等輸入中的一個上。
7.根據(jù)權利要求5所述的邏輯電路，其中該時鐘線在一高電壓與一低電壓之間循環(huán)；及進一步包括一個二極管接法的N溝道金氧半導體晶體管，該晶體管具有一柵極及一在該晶體管的一源極與漏極區(qū)域之間的通道，該二極管接法的N溝道金氧半導體晶體管的該漏極連接到該時鐘線上，且該二極管接法的N溝道金氧半導體晶體管的該源極連接到一接頭上，在該接頭處連接該等一對N溝道金氧半導體晶體管的該等通道，在該預充電相位期間，該二極管接法的N溝道金氧半導體晶體管將該等串聯(lián)連接的晶體管的該接頭充電到一個近似等于該時鐘線電壓、低于一N溝道金氧半導體晶體管閾電壓的電壓。
8.根據(jù)權利要求1所述的邏輯電路，其中，存在兩個輸入；及其中該放電路徑包括至少兩個N溝道金氧半導體晶體管，每一N溝道金氧半導體晶體管均具有一柵極及一在每個晶體管的一源極與漏極區(qū)域之間的信道，每一信道均在該輸出節(jié)點與該時鐘線之間形成一導電路徑，每一柵極均連接到一個輸入上以在該輸出節(jié)點處實現(xiàn)該等輸入的一個2-輸入或非(NOR)功能。
9.根據(jù)權利要求1所述的邏輯電路，其中該時鐘線連接到一時鐘電路上；及其中該時鐘線承載一由該時鐘電路提供的信號，而該時鐘電路在該估算相位期間經(jīng)由該放電路徑自該輸出節(jié)點處俘獲能量，并在該預充電相位期間，經(jīng)由該預充電路徑向該輸出節(jié)點提供該俘獲的能量的一部分。
10.一種控制一邏輯電路中一預充電路徑的方法，其包括一連接在一輸出節(jié)點與一時鐘線之間的放電路徑、以及包括一個或多個用來實現(xiàn)該邏輯電路之一邏輯功能的晶體管，該預充電路徑包括一P溝道金屬氧化物半導體晶體管，該P溝道金屬氧化物半導體晶體管具有一連接到該時鐘線的源極及一連接到該輸出節(jié)點的漏極；該時鐘線承載一循環(huán)在一第一電壓與一第二電壓之間的時鐘信號，該方法包括在該時鐘信號的第一電壓期間，通過向該P溝道金屬氧化物半導體晶體管的該源極提供該第一電壓以緊用該預充電路徑失能；及在該時鐘信號的該第二電壓期間，通過向該P溝道金屬氧化物半導體晶體管的該源極提供該第二電壓并向該P溝道金屬氧化物半導體晶體管的一柵極提供一電壓，該電壓具有一在一個近似高于該時鐘線的該第一電壓的N溝道金氧半導體晶體管閾電壓到一個低于該時鐘線的該第二電壓的P溝道金屬氧化物半導體晶體管閾電壓之間的范圍，來啟動該預充電路徑。
全文摘要
本發(fā)明揭示了一種使用再循環(huán)能量的動態(tài)低功率邏輯。邏輯電路具有一放電路徑(46)、一預充電路徑(40)及一控制電路(42，44)。該預充電路徑是一耦合在該電路中的時鐘線“CLK”與輸出節(jié)點(16)之間的P溝道金屬氧化物半導體(PMOS)晶體管(40)，并且該P溝道金屬氧化物半導體是配置用于在預充電相位期間，將該輸出節(jié)點充電至該時鐘線的邏輯高電壓。在估算相位期間，該放電路徑計算該輸出節(jié)點處的期望邏輯功能。使一控制電路連接在該輸出節(jié)點與該時鐘線之間，并將其連接到該預充電路徑晶體管的柵極上。無論該輸出節(jié)點上的電壓如何或對該放電路徑的輸入如何，該控制電路都提供適當?shù)臇艠O驅動以保證該預充電晶體管向該輸出節(jié)點完全充電以達到為電路運行提供再循環(huán)能量的該時鐘線的邏輯高電壓。
文檔編號H03K19/00GK1650522SQ03809583
公開日2005年8月3日 申請日期2003年3月3日 優(yōu)先權日2002年3月1日
發(fā)明者吳建斌, 王雷, 李強 申請人:皮考耐提克斯公司