專利名稱：由資料信號回復(fù)時(shí)脈信號的鎖相回路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系有關(guān)于一種鎖相回路，藉以由一資料信號(DS)中回復(fù)得到一時(shí)脈信號(CL)。這種鎖相回路系包括一延遲鎖相回路(DLL)，具有一相位偵測器(DPD)，這個(gè)相位偵測器(DPD)具有一第一輸入(M)，耦接至一連接點(diǎn)以供應(yīng)可由這個(gè)時(shí)脈信號(CL)導(dǎo)出之一信號(CL1)，以及具有一第二輸入(P)，耦接至一連接點(diǎn)以供應(yīng)這個(gè)資料信號(DS)，具有一積分器(IR)，連接至這個(gè)相位偵測器(DPD)之一輸出，以及具有一延遲組件(VZS)，利用一控制輸入(ST)連接至這個(gè)積分器(IR)之一輸出、并以其輸出側(cè)邊連接至這個(gè)相位偵測器(DPD)之兩個(gè)輸入之一；一回路濾波器(LF)，連接至這個(gè)積分器(IR)之這個(gè)輸出；以及一電壓控制震蕩器(VCO)，以其輸入側(cè)邊連接至這個(gè)回路濾波器(LF)之一輸出、并在其輸出分接這個(gè)時(shí)脈信號(CL)。在這種鎖相回路中，如何由一接收資料信號(舉例來說，具有一任意0、1序列之二進(jìn)制信號)中回復(fù)得到一時(shí)脈信號，系資料技術(shù)及電信技術(shù)之一主要問題。
為解決上述問題，一種可能方法系利用一種鎖相回路(PLL)，其具有一數(shù)字相位偵測器，藉以產(chǎn)生一區(qū)域電壓控制震蕩器(VCO)之一傳動信號。在這種例子中，這個(gè)資料信號之相角系在這個(gè)資料信號發(fā)生側(cè)翼變化之各種對應(yīng)情況中(也就是說當(dāng)這個(gè)數(shù)據(jù)信號由邏輯位準(zhǔn)0轉(zhuǎn)換成邏輯位準(zhǔn)1的時(shí)候，反之亦然)，與這種類型之?dāng)?shù)字相位偵測器中、這個(gè)時(shí)脈信號之時(shí)脈相位進(jìn)行比較。在這種例子中，這個(gè)相位偵測器系在其輸出產(chǎn)生下列信息，包括”時(shí)脈過早”、”時(shí)脈過晚”、或”時(shí)脈正確或相位未知”。這個(gè)信號信息系用來鍵入一區(qū)域電壓控制震蕩器(VCO)之一輸出信號頻率、并因此用來追蹤這個(gè)數(shù)據(jù)信號之相角。這個(gè)原則，舉例來說，系發(fā)表于下列論文”ClockRecovery from Random Binary Signals”，J.D.H.Alexander，Electronics Letters Vol.11，No.22(1975)，page 541-542、以及發(fā)表于下列論文”Si Bipolar Phase and Frequency Detector ICfor Clock Extraction up to 8 Gb/s”，A.Pottbkker，U.Langmann，IEEE Journal of Solid-State Circuits，Vol.27，No.12(1992)，pages 1747-1751。
在這種鎖相回路(PLL)中，利用一數(shù)字相位偵測器，以由一資料信號中回復(fù)得到一時(shí)脈信號，系可以利用電路方式相當(dāng)輕易地實(shí)施。然而，這個(gè)相位偵測器之?dāng)?shù)字或非線性操作方法，相較于一種線性操作方法，卻不利于這個(gè)傳輸系統(tǒng)，因?yàn)樵诎l(fā)生相位誤差之任何情況中，這個(gè)相位偵測器僅能夠得知這個(gè)相位誤差之?dāng)?shù)學(xué)符號、而無從得知這個(gè)相位誤差之差異大小。因此，我們并無法就這個(gè)傳輸系統(tǒng)指定一線性轉(zhuǎn)移函數(shù)、或是就這個(gè)相位調(diào)變指定一調(diào)變頻寬。并且，由于長距離數(shù)據(jù)傳輸系電信技術(shù)之一普遍目標(biāo)(在長距離數(shù)據(jù)傳輸之程序中，大量信號再生器必須彼此串連)，因此，這些時(shí)脈回復(fù)電路之操作方法最好是線性的、且最好能夠具有一定義明確之調(diào)變頻寬。
下列文件DE198 42 711A1系揭露一種數(shù)據(jù)信號回復(fù)及時(shí)脈信號再生之電路，其中，除了這個(gè)時(shí)脈回復(fù)之鎖相回路(PLL)以外，其具有一數(shù)字相位偵測器，這種電路亦需要一第二鎖相回路(PLL)，其具有一線性、模擬之相位偵測器，藉以連接至這個(gè)第一鎖相回路PLL之下行傳輸、并由這個(gè)第一級產(chǎn)生時(shí)脈中產(chǎn)生一輸出時(shí)脈信號。然而，這種電路亦需要一第二電壓控制震蕩器(VCO)，其亦會關(guān)連額外之復(fù)雜度。
下列論文”A 155-MHz Clock Recovery Delay-and Phase-Locked Loop″，T.H.Lee，J.F.Bulzacchelli，IEEE Journal ofSolid-State Circuits，Vol.SC-27，Dec.1992，Pages 1736-1746系揭露一種同屬(generic type)電路，其中，一延遲鎖相回路(DLL)系組合一鎖相回路(PLL)，且這個(gè)延遲鎖相回路(DLL)及這個(gè)鎖相回路(PLL)系彼此并聯(lián)。因此，具有高效能及良好跳動特征之極快速時(shí)脈信號回復(fù)便可以達(dá)成。在這種例子中，這個(gè)使用相位偵測器系假設(shè)二種或更多種輸出數(shù)值(舉例來說，五種輸出數(shù)值)，其系整合于一回路積分器，藉以形成一三角波信號。
如先前所述，這個(gè)控制回路之回路濾波器系具有一純積分器，其不具有任何正比構(gòu)件(如第9圖所示)、并且具有函數(shù)Hf＝KD/s。這個(gè)回路濾波器之輸出系連接至一電壓控制震蕩器VCO。這個(gè)電壓控制震蕩器VCO必須是一高精密度晶體震蕩器(VCXO)，其頻率僅僅不顯著地相異于這個(gè)資料速率。這個(gè)震蕩器頻率及這個(gè)資料信號之資料速率間之任何差異必須利用這個(gè)回路濾波器之一穩(wěn)態(tài)傳動數(shù)值進(jìn)行補(bǔ)償，其亦可以用來控制這個(gè)可控制延遲組件。如此，這個(gè)延遲回路之相位控制范圍便可以獲得控制，其說明于下列章節(jié)″C.Acquisition Behavior of the D/PLL″。
如先前所述，這個(gè)延遲鎖相回路/鎖相回路(D/PLL)系利用這個(gè)相位轉(zhuǎn)移函數(shù)(跳動轉(zhuǎn)移函數(shù))H(s)之兩個(gè)極點(diǎn)進(jìn)行架構(gòu)，如章節(jié)B所述，其可以利用這些延遲鎖相回路(DLL)參數(shù)KD及KΦ、及這個(gè)鎖相回路(PLL)參數(shù)K0進(jìn)行調(diào)整。另外，這個(gè)線性函數(shù)之正確架構(gòu)亦需要線性構(gòu)件，特別是，具有定義偵測器常數(shù)KD之一線性相位偵測器。因此，除了質(zhì)量敘述以外，這個(gè)相位偵測器亦必須能夠產(chǎn)生一數(shù)量敘述以表示這個(gè)相位誤差。
本發(fā)明之主要目的系提供一種鎖相回路(PLL)，其系由一資料信號中回復(fù)得到一時(shí)脈信號，如申請專利范圍之前言所述，藉以讓一線性鎖相回路之設(shè)計(jì)能夠進(jìn)一步簡化。
根據(jù)本發(fā)明，上述目的系利用一種鎖相回路達(dá)成，其系由一資料信號中回復(fù)得到一時(shí)脈信號，如申請專利范圍之前言所述，其中，這個(gè)相位偵測器系一非線性相位偵測器。
通常，一時(shí)脈信號系具有一預(yù)定順序之0、1二進(jìn)制編碼序列，其通常亦會隨著各種情況改變。
相對于此，一資料信號系承載編碼信息(舉例來說，一接收器并不會預(yù)先知道這個(gè)編碼信息)，其包括語音資料、文字資、圖形資料、或其它資料。因此，即使使用一擾頻器能夠在一段長時(shí)間平均后，達(dá)成一相等之0、1發(fā)生機(jī)率，這種鎖相回路仍然不一定會知道(舉例來說，在這個(gè)接收器側(cè)邊)這個(gè)資料信號之基準(zhǔn)時(shí)脈信息。因此，在信息技術(shù)及通信技術(shù)中，如何由一資料信號中回復(fù)得到一時(shí)脈信號便顯得格外重要。
特別是，這個(gè)相位偵測器之非線性及數(shù)字性特征系雖然這個(gè)相位偵測器系產(chǎn)生一質(zhì)量敘述以表示兩輸入信號間之關(guān)連相位誤差是否為正數(shù)或負(fù)數(shù)，但是這個(gè)相位偵測器卻仍然無法產(chǎn)生任何數(shù)量敘述以表示這個(gè)相位誤差之大小。這類相位偵測器亦可以稱為″起停式偵測器(bang-bang detector)″。特別是，這類相位偵測器之特征系這類相位偵測器可以具有一相對低位準(zhǔn)之復(fù)雜度。
在這種例子中，這個(gè)相位偵測器之輸出系產(chǎn)生一信號，其舉例來說，可以根據(jù)這個(gè)時(shí)脈之相角系領(lǐng)先或落后這個(gè)資料信號之相角、這些相角系彼此匹配、或這些相角系無法實(shí)時(shí)得知，藉以假設(shè)三種數(shù)值，亦即″時(shí)脈過早″、″時(shí)脈正確″、或″時(shí)脈過晚″。這個(gè)輸出信號可以是一三元信號，其可以在這個(gè)相差具有一正數(shù)學(xué)符號時(shí)具有一正數(shù)值、在這個(gè)相差具有一負(fù)數(shù)學(xué)符號時(shí)具有一負(fù)數(shù)值、或在這個(gè)相差等于0或無法實(shí)時(shí)得知時(shí)具有一0數(shù)值。然而，這個(gè)輸出信號卻無法提供任何數(shù)量敘述以表示這個(gè)相差大小。
或者，這個(gè)相位偵測器之輸出亦可以產(chǎn)生一二進(jìn)制信號，其系根據(jù)這個(gè)相差是否具有正數(shù)學(xué)符號或負(fù)數(shù)學(xué)符號，藉以提供一邏輯位準(zhǔn)0或一邏輯位準(zhǔn)1。
這樣，這種鎖相回路(PLL)及一延遲鎖相回路(DLL)之優(yōu)點(diǎn)便可以組合，其不但具有高效能、并且亦具有數(shù)字相位偵測器之簡易實(shí)施優(yōu)點(diǎn)。這種延遲鎖相回路(DLL)，其具有這個(gè)數(shù)字相位偵測器及這個(gè)積分器，以及這個(gè)延遲組件，其在這種例子中系設(shè)計(jì)為可控制的，系整體表示一電路組件，其電性特征系對應(yīng)于一線性、模擬相位偵測器之電性特征。
根據(jù)本原則，一非線性相位偵測器系用以比較到達(dá)這個(gè)電路之一數(shù)據(jù)信號及一時(shí)脈信號。在這種例子中，這個(gè)資料信號或這個(gè)時(shí)脈信號系具有一延遲地供應(yīng)至這個(gè)相位偵測器。這個(gè)相位偵測器系可以在其輸出產(chǎn)生一傳動信號(舉例來說，一三元傳動電壓)，其系用以驅(qū)動一積分器，其系連接至這個(gè)數(shù)字相位偵測器之下行傳輸。為形成一延遲鎖相回路(DLL)，這個(gè)積分器之輸出系連接至一延遲組件，其系置于這個(gè)數(shù)字相位偵測器之輸出側(cè)邊之這個(gè)資料路徑或這個(gè)時(shí)脈信號路徑中。在這種例子中，這個(gè)延遲組件可以是一控制延遲組件。在這種例子中，這個(gè)延遲系利用這個(gè)信號控制，其系產(chǎn)生于這個(gè)積分器之輸出。
這個(gè)控制回路系形成一延遲鎖相回路(DLL)。在這種例子中，在一非線性、極快速之控制程序中，這個(gè)時(shí)脈相位系從屬于這個(gè)資料相位、或這個(gè)資料相位系隸屬于這個(gè)實(shí)時(shí)脈相位。在這種例子中，這個(gè)延遲鎖相回路DLL之輸出信號(其系產(chǎn)生于這個(gè)積分器之輸出)系線性取決于這個(gè)時(shí)脈相位及這個(gè)資料信號相位間之差異，假如這個(gè)延遲組件，其連接至這個(gè)數(shù)字相位偵測器之一輸入，系具有一線性特征。
在這種鎖相回路(PLL)中，這個(gè)信號(其系產(chǎn)生于這個(gè)積分器之輸出)系在一回路濾波器中進(jìn)行濾波，其系連接至這個(gè)積分器之下行傳輸、并控制連接這個(gè)回路濾波器之下行傳輸之一電壓控制震蕩器(VCO)。在這種例子中，這個(gè)回路濾波器系可以具有一正比構(gòu)件及一積分構(gòu)件，藉以使這個(gè)資料信號相位及這個(gè)時(shí)脈信號相位間之剩余控制誤差能夠等于0、或可以盡可能縮小。
在本發(fā)明之一較佳實(shí)施例中，這個(gè)回路濾波器，其系連接至這個(gè)積分器之下行傳輸，系具有一正比調(diào)整器構(gòu)件。這個(gè)正比構(gòu)件系用于實(shí)際之相位控制程序中。另外，為了在這個(gè)建議電路中產(chǎn)生一二階相位轉(zhuǎn)移函數(shù)，這個(gè)回路濾波器系具有一積分構(gòu)件(而非使用這個(gè)延遲回路)，藉以產(chǎn)生這個(gè)轉(zhuǎn)移函數(shù)之第二個(gè)極點(diǎn)。在這種例子中，這個(gè)積分器之積分常數(shù)系可以忽略地小。在這種例子中，由于這個(gè)延遲鎖相回路之時(shí)間程序總是可以忽略地短，因此這個(gè)相位偵測器并不需要具有一線性響應(yīng)。因此，這個(gè)回路濾波器便可以利用一較簡易、非線性之相位偵測器。
在本發(fā)明電路中，這個(gè)相位轉(zhuǎn)移函數(shù)之兩個(gè)極點(diǎn)系可以利用這個(gè)鎖相回路之參數(shù)進(jìn)行架構(gòu)，而不需要這個(gè)相位偵測器之任何定義或線性輸出數(shù)值。
根據(jù)本發(fā)明之一較佳實(shí)施例，這個(gè)相位轉(zhuǎn)移函數(shù)系表示為H(s)=11+s·KτK0·F+s2·TK0·Kd·F]]>
其中，F(xiàn)系這個(gè)回路濾波器之轉(zhuǎn)移函數(shù)、Kτ系這個(gè)延遲組件之轉(zhuǎn)換梯度(相位/電壓)、K0系這個(gè)電壓控制震蕩器(VCO)之轉(zhuǎn)換梯度(循環(huán)頻率/電壓)、Kd系這個(gè)相位偵測器常數(shù)(電壓/相位)、s系復(fù)循環(huán)頻率、且T系這個(gè)積分器之積分時(shí)間常數(shù)。
假設(shè)這個(gè)積分時(shí)間常數(shù)T系可以忽略地小，則這個(gè)相位轉(zhuǎn)移函數(shù)H(s)將會變成H(s)=11+s·KτK0·F]]>如此，這個(gè)相位轉(zhuǎn)移函數(shù)H(s)將不會具有這個(gè)偵測器常數(shù)Kd，相對于傳統(tǒng)鎖相回路(PLL)之相位轉(zhuǎn)移函數(shù)Hclassical(s)，其表示為Hclassical(s)=11+s·KτK0·Kd·F]]>誠如傳統(tǒng)之鎖相回路(PLL)理論，本發(fā)明電路之相位轉(zhuǎn)移函數(shù)H(s)系二階，倘若這個(gè)轉(zhuǎn)移函數(shù)F系一階片段合理函數(shù)，亦即這個(gè)轉(zhuǎn)移函數(shù)F系具有一積分構(gòu)件。利用架構(gòu)目的之表示式1/Kτ取代這種建議排列KD，其系未定義于一非線性或起停式相位偵測器(bang-bang phase detector)，這個(gè)二階控制回路便可以架構(gòu)為一線性系統(tǒng)，即使這個(gè)相位偵測器之操作方法系非線性的。
具有一積分構(gòu)件之一回路濾波器之另一優(yōu)點(diǎn)系，這個(gè)電壓控制震蕩器(VCO)頻率及這個(gè)資料信號之資料速率間之任何差異系可以利用這個(gè)積分構(gòu)件進(jìn)行補(bǔ)償。在這個(gè)控制程序完成后，這個(gè)延遲鎖相回路(PLL)便可以利用相同于沒有任何頻率誤差之驅(qū)動范圍進(jìn)行操作。有鑒于此，這個(gè)回路濾波器可以不需要一高精密度晶體震蕩器。事實(shí)上，這個(gè)回路濾波器甚至可以利用一電壓控制震蕩器(VCO)，其系可以在一寬廣范圍上進(jìn)行調(diào)諧，因?yàn)槟壳凹夹g(shù)并無法產(chǎn)生如此高頻之晶體震蕩器。
在本發(fā)明之另一較佳實(shí)施例中，這個(gè)延遲組件系連接于供應(yīng)這個(gè)資料信號之連接點(diǎn)及這個(gè)相位偵測器之第二輸入間。在這個(gè)資料路徑中，這個(gè)延遲組件之排列系這個(gè)建議原則之一可能實(shí)施方式，其系允許一特別簡易之電路設(shè)計(jì)。
在一較佳實(shí)施例中(其中，這個(gè)延遲組件系排列于這個(gè)資料路徑中)，這個(gè)延遲組件之一資料輸入系連接至這個(gè)積分器之輸出，藉以控制這種鎖相回路。
在本發(fā)明之另一較佳實(shí)施例中，這個(gè)延遲組件系連接在這個(gè)電壓控制震蕩器(VCO)之輸出及這個(gè)相位偵測器之輸入間。在這種例子中，這個(gè)延遲組件系排列于這個(gè)電路之時(shí)脈路徑中。
在本發(fā)明之另一較佳實(shí)施例中，倘若這個(gè)延遲組件系排列在這個(gè)時(shí)脈路徑中，則這個(gè)延遲組件系連接至這個(gè)積分器之輸出，藉以控制這種鎖相回路。
在另一較佳實(shí)施例中，倘若這個(gè)延遲組件系排列在這個(gè)時(shí)脈路徑中，則另一延遲組件系連接至輸出以提供一時(shí)脈輸出信號。在這種例子中，這個(gè)另一延遲組件之延遲時(shí)間最好能夠小于這個(gè)時(shí)脈路徑中、這個(gè)延遲組件之一延遲時(shí)間調(diào)整范圍之下限。
在另一較佳實(shí)施例中，倘若這個(gè)延遲組件系排列于這個(gè)時(shí)脈路徑中，這個(gè)相位偵測器及積分器系提供一匹配串聯(lián)電路，其至少具有一匹配延遲組件，藉以將這個(gè)資料信號相位匹配于這個(gè)信號之相角，其可以在這個(gè)震蕩器進(jìn)行分接。因此，這個(gè)跳動容忍度范圍便可以盡可能延伸至這個(gè)快速延遲鎖相回路(DLL)設(shè)定之最大范圍。
在本發(fā)明之另一較佳實(shí)施例中，這個(gè)積分器系一低通濾波器。
本發(fā)明之其它細(xì)節(jié)系申請專利范圍附屬項(xiàng)之標(biāo)的。
〔圖式之簡單說明〕本發(fā)明系利用復(fù)數(shù)個(gè)較佳實(shí)施例，并配合所附圖
式詳細(xì)說明如下，其中第1圖系表示本發(fā)明第一較佳實(shí)施例之方塊圖，其系在這個(gè)資料路徑中具有一可控制延遲組件；第2圖系表示本發(fā)明第二較佳實(shí)施例之方塊圖，其系在這個(gè)時(shí)脈路徑中具有一可控制延遲組件；第3圖系表示第2圖之時(shí)脈信號之信號波形；以及第4圖系表示第2圖之鎖相回路(PLL)之發(fā)展，其具有一匹配串聯(lián)電路。
〔較佳實(shí)施例之詳細(xì)說明〕第1圖系表示一種鎖相回路(PLL)，用以由一資料信號(DS)中回復(fù)得到一時(shí)脈信號(CL)。具有一信號輸入(S)及一控制輸入(ST)之一電壓控制延遲組件(VZS)系用以將這個(gè)資料信號(DS)轉(zhuǎn)換為一延遲資料信號(DS*)，其系供應(yīng)至一數(shù)字相位偵測器(DPD)之一正輸入(P)。這個(gè)時(shí)脈信號(CL)系供應(yīng)至這個(gè)數(shù)字相位偵測器(DPD)之另一負(fù)輸入(M)。一傳動電壓(UB)系可以在這個(gè)數(shù)字相位偵測器(DPD)之一輸出進(jìn)行分接，并提供一電壓數(shù)值以做為這些輸入信號間之相角之一函數(shù)。在這種例子中，這個(gè)傳動電壓(UB)系一三元電壓系，舉例來說，在這個(gè)數(shù)據(jù)信號(DS*)之相角過早于這個(gè)時(shí)脈信號(CL)之相角時(shí)成為一正數(shù)值、在這個(gè)資料信號(DS*)之相角過晚于這個(gè)時(shí)脈信號(CL)之相角時(shí)成為一負(fù)數(shù)值、并在這些相角彼此匹配或無法由這個(gè)資料信號取得信息(因?yàn)檫@個(gè)資料信號(DS)不具有側(cè)翼變化)時(shí)成為一0數(shù)值。一積分器(IR)，其時(shí)間常數(shù)為T，系連接至這個(gè)數(shù)字或非線性相位偵測器(DPD)之輸出。在這種例子中，這個(gè)時(shí)間常數(shù)T系進(jìn)行設(shè)定，藉以在這個(gè)積分器(IR)之輸出產(chǎn)生一平均電壓(UD)，其系在各種例子中，對這個(gè)資料信號(DS)之復(fù)數(shù)個(gè)資料位進(jìn)行平滑動作。這個(gè)平均電壓(UD)系用以控制這個(gè)電壓控制延遲組件VZS，其系將這個(gè)平均電壓(UD)供應(yīng)至這個(gè)延遲組件(VZS)之控制輸入(ST)。舉例來說，倘若這個(gè)傳動電壓UB之定義系如先前所述，則這個(gè)平均電壓(UD)系作用于這個(gè)延遲組件(VZS)，藉以使其延遲組件能夠隨著這個(gè)平均電壓(UD)之大小而增加。因此，這個(gè)資料信號(DS)之一領(lǐng)先相位系逐漸增加其延遲，藉以補(bǔ)償這個(gè)領(lǐng)先幅度。這個(gè)電路，其包括這個(gè)數(shù)字相位偵測器(DPD)、積分器(IR)、及可控制延遲組件(VZS)，系形成一延遲鎖相回路(DLL)。在這種例子中，在一非線性控制程序中，這個(gè)延遲數(shù)據(jù)信號DS*之相角系從屬于這個(gè)時(shí)脈信號(CL)之相角，其在這種例子中系極快速。這個(gè)平均電壓(UD)，其在這種例子中系產(chǎn)生于這個(gè)積分器(IR)之輸出，系取決于這個(gè)資料信號(DS)之相位及這個(gè)時(shí)脈信號(DL)之相角間之差異。在這種例子中，倘若這個(gè)電壓控制延遲組件(VZS)系具有一線性特征，則這個(gè)數(shù)據(jù)信號(DS)相角對應(yīng)于這個(gè)時(shí)脈信號(CL)相角之波動系利用一線性方式轉(zhuǎn)移至這個(gè)平均電壓(UD)。
另外，一回路濾波器(LF)系連接至這個(gè)積分器(IR)之輸出、且一電壓控制震蕩器(VCO)系連接至這個(gè)回路濾波器(LF)之輸出，藉以使這個(gè)平均電壓(UD)能夠用于一鎖相回路(PLL)中，藉以控制可在這個(gè)電壓控制震蕩器(VCO)之輸出進(jìn)行分接之一信號頻率。在這種例子中，這個(gè)電壓控制震蕩器(VCO)之輸出信號實(shí)施上即是這個(gè)時(shí)脈信號(CL)，其系供應(yīng)至這個(gè)數(shù)字相位偵測器(DPD)之第一輸入。這個(gè)回路濾波器(LF)系具有一轉(zhuǎn)移函數(shù)F(s)，其具有一正比構(gòu)件及一積分構(gòu)件。在這種例子中，這個(gè)正比調(diào)整器構(gòu)件系可以進(jìn)行調(diào)整，藉以調(diào)整這個(gè)鎖相回路(PLL)之頻寬。這個(gè)正比構(gòu)件及積分構(gòu)件亦可以進(jìn)行架構(gòu)，藉以讓這個(gè)時(shí)脈信號(CL)相角及這個(gè)資料信號(DS*)相角間之剩余控制誤差等于0。
另外，這個(gè)延遲鎖相回路(DLL)之安定時(shí)間系可以進(jìn)行設(shè)定，藉以使其能夠小于高階鎖相回路(PLL)之安定時(shí)間。這個(gè)積分器(IR)之積分時(shí)間常數(shù)(T)系相應(yīng)地選擇為極小。另一方面，這個(gè)積分時(shí)間常數(shù)(T)應(yīng)該選擇為足夠長，藉以使這個(gè)平均電壓(UD)能夠在這個(gè)數(shù)據(jù)信號之復(fù)數(shù)個(gè)周期內(nèi)進(jìn)行平滑，而不需要進(jìn)行管理高階鎖相回路(PLL)之控制程序。
因此，在本發(fā)明之較佳實(shí)施例中，一非線性、數(shù)字相位偵測器(DPD)系排列于一延遲鎖相回路(DLL)中，藉以在這個(gè)延遲鎖相回路(DLL)中、這個(gè)積分器(IR)之輸出產(chǎn)生一線性、模擬信號，進(jìn)而做為這個(gè)時(shí)脈信號(CL)及這個(gè)資料信號(DS)相角間之實(shí)時(shí)控制誤差之一量測。這類數(shù)字相位偵測器(DPD)系可以特別簡易地制作。在這種例子中，這個(gè)回路濾波器(LF)系一濾波器，其具有一正比構(gòu)件及一積分構(gòu)件，藉以讓這個(gè)時(shí)脈相位可以從屬于這個(gè)資料信號之相角，而不需要任何剩余控制誤差。
第2圖系表示這種鎖相回路(PLL)之另一較佳實(shí)施例之方塊圖，藉以由一資料信號(DS)中回復(fù)得到一時(shí)脈信號(CL)。在這種例子中、且相對于第1圖之鎖相回路(PLL)，這個(gè)電壓控制延遲組件(VZS)并未排列于這個(gè)資料路徑中，而是排列于這個(gè)時(shí)脈路徑中。因此，這個(gè)資料信號(DS)系直接供應(yīng)至這個(gè)數(shù)字相位偵測器(DPD)之一輸入，亦即正輸入(P)、且這個(gè)電壓控制延遲組件(VZS)系延遲這個(gè)時(shí)脈信號(CL)，其可以利用一時(shí)間延遲(TD)供應(yīng)至這個(gè)數(shù)字相位偵測器(DPD)，藉以使一延遲時(shí)脈信號(CL1)能夠供應(yīng)至這個(gè)數(shù)字相位偵測器(DPD)。如第一較佳實(shí)施例所述，這個(gè)平均電壓(UD)系施加于這個(gè)電壓控制延遲組件(VZS)之控制輸入(ST)，藉以控制這個(gè)時(shí)間延遲(TD)。這個(gè)平均電壓(UD)亦經(jīng)由一回路濾波器(LF)傳送，藉以在其輸出產(chǎn)生這個(gè)時(shí)脈信號(CL)時(shí)，驅(qū)動一電壓控制震蕩器(VCO)。另一延遲組件(VZ)，其系連接至這個(gè)電壓控制震蕩器(VCO)之輸出、并具有一時(shí)間延遲τ，系產(chǎn)生一時(shí)脈輸出信號(CL*)，其對應(yīng)于一資料輸出信號(D0)，其可以由這個(gè)數(shù)字相位偵測器(DPD)進(jìn)行分接。這個(gè)數(shù)字相位偵測器(DPD)及這個(gè)積分器(IR)系組合形成一偵測器單元(DU)。
如第1圖所示，這個(gè)傳動電壓系一三元電壓，其電壓數(shù)值系承載下列信息，包括″時(shí)脈過早″、″時(shí)脈正確″、或″時(shí)脈過晚″。在這種例子中，這個(gè)平均電壓(UB)系取決于這個(gè)數(shù)據(jù)信號(DS)相角，其系對應(yīng)于這個(gè)延遲時(shí)脈信號(CL1)相角。這個(gè)平均電壓(UD)系對應(yīng)于一平滑傳動電壓(UB)，其在這個(gè)資料信號DS之復(fù)數(shù)個(gè)資料位上系呈現(xiàn)常數(shù)或幾乎常數(shù)。這個(gè)平均電壓(UD)系用以設(shè)定這個(gè)電壓控制延遲組件(VZS)之時(shí)間延遲(TD)。第2圖所示之延遲鎖相回路(DLL)，其包括這個(gè)數(shù)字相位偵測器(DPD)、這個(gè)積分器(IR)、及這個(gè)電壓控制延遲組件(VZS)，系利用一非線性方式追蹤這個(gè)延遲時(shí)脈信號(CL1)之相位、而不能極快速地追蹤這個(gè)資料信號(DS)之相角。相對于此，這個(gè)數(shù)據(jù)相位之緩慢波動系線性轉(zhuǎn)移至這個(gè)平均電壓(UD)，其電壓控制延遲組件(VZS)系具有一線性特征。這樣，這個(gè)相位偵測器(DPD)之非線性特征便可以去除，因?yàn)樵谶@個(gè)延遲鎖相回路(DLL)中，這個(gè)相差，其可以利用這個(gè)數(shù)字相位偵測器(DPD)進(jìn)行識別，系極快速地降低為0。
這個(gè)平均電壓信號(UD)，其可以利用這個(gè)延遲鎖相回路(DLL)產(chǎn)生于這個(gè)積分器(IR)之輸出、并且正比于這個(gè)資料信號(DS)相對于這個(gè)時(shí)脈信號(CL1)之相位波動，系經(jīng)由一回路濾波器(LF)驅(qū)動一電壓控制震蕩器(VCO)。
相較于第1圖所示之鎖相回路(PLL)，第2圖所示之鎖相回路(PLL)系具有下列優(yōu)點(diǎn)，亦即插入這個(gè)時(shí)脈路徑之一電壓控制延遲組件(VZS)系可以利用較簡易電路產(chǎn)生，相較于這個(gè)資料路徑之排列。
第3圖系第2圖所示之時(shí)脈信號之時(shí)脈信號波形。這乃是表示這個(gè)時(shí)脈信號(CL)，其可以在這個(gè)電壓控制震蕩器(VCO)之輸出、這個(gè)時(shí)脈輸出信號(CL*)、及這個(gè)時(shí)脈信號(CL)進(jìn)行分接，其系利用這個(gè)電壓控制延遲組件(VZS)延遲這個(gè)時(shí)間延遲(TD)。這個(gè)時(shí)脈輸出信號(CL*)相對于這個(gè)時(shí)脈信號(CL)之時(shí)間延遲系表示為τ。這個(gè)時(shí)間延遲可以在一限制范圍內(nèi)進(jìn)行調(diào)整，其間隔邊界系TMIN至TMAX。這些間隔邊界TNIN、TMAX系滿足下列條件，包括最小延遲時(shí)間(TMIN)必須大于這個(gè)另一延遲組件(VZ)之時(shí)間延遲τ。另外，最大延遲時(shí)間(TMAX)必須小于這個(gè)時(shí)間延遲τ及這個(gè)震蕩器信號(TP)周期之總和。倘若這個(gè)電路系利用正反器，其具有顯著之設(shè)定及維持時(shí)間，則這些設(shè)定及維持時(shí)間必須列入考量，當(dāng)設(shè)定這個(gè)延遲時(shí)間(TD)之間隔邊界條件時(shí)。
第4圖系表示一匹配串聯(lián)電路，其可以連接至第2圖所示之偵測器單元(DU)。在這種例子中，這個(gè)匹配串聯(lián)電路系具有兩個(gè)或更多個(gè)延遲組件T1至Tn及τ1至τn，藉此，這個(gè)資料信號(DS)之相角系可以在這個(gè)電壓控制震蕩器(VCO)之輸出、連續(xù)匹配至這個(gè)時(shí)脈信號(CL)之相角。在這種例子中，一方面系提供具有一固定延遲時(shí)間τ1至τn之延遲組件，另一方面則會提供具有一可變延遲時(shí)間T1至Tn之延遲組件。在這種例子中，這些圖式符號τk(k＝1，...，n)及Tk(k＝1，...，n)并不僅是表示對應(yīng)構(gòu)件，并且亦表示個(gè)別構(gòu)件之延遲時(shí)間。
對于一匹配串聯(lián)電路而言，其系在沒有任何誤差之情況下進(jìn)行操作，這個(gè)條件τk-1+Tk≥τk必須要滿足，藉以使第k個(gè)正反器能夠觸發(fā)于第(k-1)個(gè)正反器之前或同時(shí)，如正常平移緩存器之例子。因此，一延遲組件之最小延遲時(shí)間系表示為Tkmin≥τk-τk-1。并且，一延遲組件之最大延遲時(shí)間系表示為Tmax≥TP+τk-τk-1。倘若這個(gè)資料間隔系完全利用，則Tmax＝TP+Tmin。由此可知，一延遲組件Tk之延遲時(shí)間至多可以覆蓋一個(gè)周期TP，舉例來說，由Tkmin至Tkmin+TP。因此，對于n個(gè)串聯(lián)變化，這個(gè)鎖相回路(PLL)之跳動容忍度將會增加至n×2π。然而，在這種例子中，這些正反器FF1至FFn之設(shè)定及維持時(shí)間，其系連接至這些延遲組件τ1至τn，系已經(jīng)忽略。在第4圖中，具有一可調(diào)整延遲時(shí)間T1至Tn之延遲組件系取代第2圖之可控制延遲組件(VZS)。這個(gè)平均電壓(UD)系控制第4圖之所有可控制延遲組件T1至Tn之延遲時(shí)間。第2圖所示之電壓控制震蕩器(VCO)輸出系同時(shí)連接至這個(gè)控制延遲組件Tn及這個(gè)未控制延遲組件τn之輸入。這個(gè)控制延遲組件T1之輸出(即產(chǎn)生延遲時(shí)脈信號CL1之輸出)系連接至這個(gè)偵測器單元(DU)之?dāng)?shù)字相位偵測器(DPD)。這些控制延遲組件T1至Tn系彼此串連。一正反器FFk(k＝1，...，n)之時(shí)脈輸入C系連接至個(gè)別未控制延遲組件τK之輸出。這些正反器FFk系彼此串連，其中，第一正反器FF1之資料輸入(D)系連接至這個(gè)偵測器單元(DU)之資料輸出(D0)，且在這種例子中，一資料輸出信號Dn系產(chǎn)生于第n個(gè)正反器FFn之資料輸出Q。
第4圖所示之匹配串聯(lián)電路系能夠讓這個(gè)數(shù)字相位偵測器(DPD)輸出之資料輸出信號能夠追蹤這個(gè)輸入資料信號(DS)之主要相位調(diào)變，其頻率系大于這個(gè)架構(gòu)鎖相回路(PLL)之頻寬，藉以做為這個(gè)延遲鎖相回路(DLL)之一速度函數(shù)。
〔圖式符號〕C→時(shí)脈輸入CL→時(shí)脈信號CL1→由時(shí)脈信號導(dǎo)出的信號CL*→時(shí)脈輸出信號D→資料輸入D0→資料輸出信號DPD→數(shù)字相位偵測器DS→資料信號DS*→延遲資料信號DU→偵測器單元FF1→正反器FF2→正反器FFn→正反器F(s)→轉(zhuǎn)移函數(shù)IR→積分器LF→回路濾波器M→負(fù)輸入P→正輸入Q→輸出S→信號輸入ST→控制輸入T→積分時(shí)間常數(shù)TD→延遲時(shí)間τ→延遲時(shí)間TMAX→最大延遲時(shí)間TMIN→最小延遲時(shí)間T0→時(shí)間周期τ1→延遲組件τ2→延遲組件τn→延遲組件
T1→延遲組件T2→延遲組件Tn→延遲組件UB→傳動電壓UC→控制電壓UD→平均電壓VCO→電壓控制震蕩器VZ→延遲組件VZS→電壓控制延遲組件
權(quán)利要求
1.一種鎖相回路，用以由一資料信號(DS)回復(fù)一時(shí)脈信號(CL)，具有一延遲鎖相回路(DLL)，具有一相位偵測器(DPD)，該相位偵測器(DPD)具有一第一輸入(M)，耦接至一連接點(diǎn)以供應(yīng)可由該時(shí)脈信號(CL)導(dǎo)出之一信號(CL1)，及具有一第二輸入(P)，耦接至一連接點(diǎn)以供應(yīng)該資料信號(DS)，具有一積分器(IR)，連接至該相位偵測器(DPD)之一輸出，及具有一延遲組件(VZS)，利用一控制輸入(ST)連接至該積分器(IR)之一輸出、并以其輸出側(cè)邊連接至該相位偵測器(DPD)之兩個(gè)輸入之一；一回路濾波器(LF)，連接至該積分器(IR)之該輸出；以及一電壓控制震蕩器(VCO)，以其輸入側(cè)邊連接至該回路濾波器(LF)之一輸出、并在其輸出分接該時(shí)脈信號(CL)；其特征在于該相位偵測器(DPD)系一非線性相位偵測器。
2.如申請專利范圍第1項(xiàng)所述之鎖相回路，其特征在于該非線性相位偵測器(DPD)系在其輸出產(chǎn)生一信號，其可以在各種情況中成為三種狀態(tài)之一，包括一第一狀態(tài)，其中，該時(shí)脈信號之相位系領(lǐng)先該資料信號之相位，一第二狀態(tài)，其中，該時(shí)脈信號之相位系落后該資料信號之相位，以及一第三狀態(tài)，其中，該等相角系彼此匹配或無法實(shí)時(shí)得知。
3.如申請專利范圍第1項(xiàng)所述之鎖相回路，其特征在于該非線性相位偵測器(DPD)系在其輸出產(chǎn)生一二進(jìn)制信號。
4.如申請專利范圍第1至3項(xiàng)之任一項(xiàng)所述之鎖相回路，其特征在于該回路濾波器(LF)系具有一正比調(diào)整器構(gòu)件及一積分調(diào)整器構(gòu)件。
5.如申請專利范圍第1至4項(xiàng)之任一項(xiàng)所述之鎖相回路，其特征在于該延遲組件(VZS)系連接于供應(yīng)該資料信號(DS)之該連接點(diǎn)、及該相位偵測器(DPD)之該第二輸入間。
6.如申請專利范圍第5項(xiàng)所述之鎖相回路，其特征在于為控制該鎖相回路，該延遲組件(VZS)系連接至該積分器(IR)之該輸出。
7.如申請專利范圍第1至4項(xiàng)之任一項(xiàng)所述之鎖相回路，其特征在于該延遲組件(VZS)系連接于該電壓控制震蕩器(VCO)之該輸出、及該相位偵測器(DPD)之該第一輸入間。
8.如申請專利范圍第7項(xiàng)所述之鎖相回路，其特征在于為控制該鎖相回路，該延遲組件(VZS)系連接至該積分器(IR)之該輸出。
9.如申請專利范圍第8項(xiàng)所述之鎖相回路，其特征在于另一延遲組件(VZ)系連接至該電壓控制震蕩器(VCO)之該輸出，藉以提供一時(shí)脈輸出信號(CL*)。
10.如申請專利范圍第7至9項(xiàng)之任一項(xiàng)所述之鎖相回路，其特征在于一匹配串聯(lián)電路，其系連接至該數(shù)字相位偵測器(DPD)及該積分器(IR)、并至少具有另一控制延遲組件(T2)，用以匹配一資料輸出信號(D0)之相角。
11.如申請專利范圍第1至10項(xiàng)之任一項(xiàng)所述之鎖相回路，其特征在于該積分器(IR)系一低通濾波器。
12.如申請專利范圍第9項(xiàng)所述之鎖相回路，其特征在于該另一延遲組件(VZ)之延遲組件(τ)系小于該控制延遲組件(VZS)之可調(diào)整時(shí)間延遲(TD)之一下限。
全文摘要
一種鎖相回路，用以由一資料信號(DS)回復(fù)一時(shí)脈信號(CL)、并具有包括一非線性數(shù)字相位偵測器(DPD)之一延遲鎖相回路(DLL)。該延遲鎖相回路，其內(nèi)嵌于本實(shí)施例之一鎖相回路中，之動作系相似于一線性相位偵測器。上述鎖相回路可以利用低成本制作、且特別適用于數(shù)據(jù)通信中。
文檔編號H03L7/085GK1479973SQ01820189
公開日2004年3月3日 申請日期2001年12月3日 優(yōu)先權(quán)日2000年12月7日
發(fā)明者R·恩特里克, R 恩特里克 申請人:因芬尼昂技術(shù)股份公司