一種采用cpld實現(xiàn)的簡易多相svpwm調(diào)制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及的是一種采用CPLD實現(xiàn)的簡易多相SVPffM調(diào)制方法，屬于交流電機調(diào) 速控制技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002] 在對交流電機進(jìn)行調(diào)速控制時，都需要對驅(qū)動器的功率器件進(jìn)行脈沖寬度調(diào)制， 從而控制輸出的多相交流電壓的基波頻率和幅度。在實現(xiàn)多相脈寬調(diào)制時，最簡單的方 法就是通過給定參考電壓矢量直接通過正弦運算得到各相的正弦調(diào)制信號，然后與高頻的 三角波載波信號做比較，得到多相PWM調(diào)制信號，這種方法即為傳統(tǒng)的正弦脈沖寬度調(diào)制 (SVPffM)算法，該種方法雖然實現(xiàn)簡單，但直流電壓利用率低，一般在多相電機調(diào)速當(dāng)中使 用不多。
[0003] 當(dāng)前使用較多的是空間矢量調(diào)制（SVPffM)方法，它采用的SVPffM算法驅(qū)動器直流 母線電壓利用率低，比較適合于數(shù)字處理器實現(xiàn)，但從目前公開的一些文獻(xiàn)中可以看出，對 于多相SVPffM調(diào)制方法，計算量較大，一般需要如下幾個步驟： a. 根據(jù)給定的參考電壓矢量，判斷在電壓矢量所在扇區(qū)； b. 根據(jù)所在扇區(qū)，確定出合成電壓矢量的基本矢量； c. 計算基本矢量在一個開關(guān)周期的作用時間； d. 通過數(shù)字信號處理器中的計數(shù)器和比較器，得到多相PffM脈沖。
[0004] 上述方法與傳統(tǒng)的三相SVPffM調(diào)制方法相比，計算量大大增加，首先由于相數(shù)的 增加，扇區(qū)和基本矢量將急劇增加，若相數(shù)為9相，則基本矢量將達(dá)到29=512個基本矢量， 在判斷電壓矢量的扇區(qū)位置和確定需要合成的基本矢量時，需要花費較多的處理器時間， 而且在計算每個基本矢量的作用時間時，需要計算正弦函數(shù)以及乘除法運算，耗費時間也 較多。如果當(dāng)相數(shù)超過5相時，一般目前的微處理器內(nèi)部也不能提供如此多的比較器，具體 實現(xiàn)起來較為困難。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的不足，而提供一種在PffM調(diào)制線性區(qū)域 內(nèi)，采用CPLD與微處理器結(jié)合的方式，實現(xiàn)的一種簡易多相SVPffM調(diào)制方法，該方法的實 現(xiàn)不會增加微處理器負(fù)擔(dān)，而且由于SVPffM調(diào)制方法只需要在傳統(tǒng)的SPffM調(diào)制算法的基礎(chǔ) 上，增加較少的運算量，即可實現(xiàn)多相SVPffM的效果；該方法能夠采用小規(guī)模的CPLD實現(xiàn)多 相SVPffM算法，實現(xiàn)簡單，成本低。
[0006] 本發(fā)明的目的是通過如下技術(shù)方案來完成的，一種采用CPLD實現(xiàn)的簡易多相 SVPffM調(diào)制方法，所述的調(diào)制方法包括如下步驟： a) 所述的CPLD與微處理通過8位或16位并口實現(xiàn)通信，由微處理向CPLD發(fā)送正弦 波調(diào)制比肩^空間電壓矢量的當(dāng)前位置電角度〃，CS為CPLD或FPGA片選信號； b) CPLD在接受微處理發(fā)送來的A和〃后，通過正弦算法，通過采用查表或Cordic算 法實現(xiàn)，計算Λ相電壓調(diào)制信號…仏，這里Λ相電壓調(diào)制信號計算可以采用并行的 或串行的硬件結(jié)構(gòu)，或串并結(jié)合的硬件結(jié)構(gòu)； 得到心心…仏，通過比較得到η個信號的最大值Max和最小值，接著通過一個減法 運算和移位操作，得到一個偏移量7；//ssi，7；為開關(guān)周期，然后該偏移量分別與…仏 相加，得到7；、7；、…7；，接著對其右移一位，得到與計數(shù)器的比較值妁、鳥 c)在CPLD內(nèi)部設(shè)計一向上向下重復(fù)計數(shù)的計數(shù)器，最大計數(shù)值為量化后的開關(guān)周期 7；的一半，當(dāng)妁、鳥大于計數(shù)器的值時，對應(yīng)輸出高電平，否則輸出低電平；輸出的信 號經(jīng)過死區(qū)產(chǎn)生模塊DB，最終生成相系統(tǒng)的2 # PffM驅(qū)動脈沖。
[0007] 作為一種優(yōu)選：所述的步驟a)中，所述的CPLD通過數(shù)據(jù)總線得到微處器傳送過來 的幅度J和相位〃后，送入正弦計算模塊，并得到η相基本調(diào)制信號^、^、…心該步驟的 實現(xiàn)需要#乘法運算和個正弦運算，且當(dāng)系統(tǒng)相數(shù)較小，采用的是全部并行運算；若系 統(tǒng)相數(shù)較多，則需要并行算法或串并結(jié)合的方式，并需要犧牲時間來減少硬件資源的使用。
[0008] 本發(fā)明所述的：全部采用并行算法時，只需要一個硬件乘法器和一個正弦運算器， 其實現(xiàn)方法如下： CPLD接受幅度肩相位〃前，需要預(yù)先計算出一次正弦和一次乘法運算需要的周期 數(shù)，這樣就可以通過輸入端的時間多路選擇器來分配硬件正選運算器的輸入，在完成正弦 和乘法運算后，再由輸出端的時間多路選擇器分配輸出到對應(yīng)的寄存器中；即若完成全部 /7路心仏、…仏的計算需要時間為7；這每一路計算需要Τ//7的時間，在的時間段 內(nèi)，把其分成4份，第一份用于選擇正弦運算的輸入〃，第二份進(jìn)行正弦運算，第三份用于 乘法運算，最后一份用于把乘法運算得到的結(jié)果存于G的寄存器中；在寸間段 內(nèi)，〃-//?為正弦運算模塊的輸入，接著如上進(jìn)行正弦和乘法運算，最后在第四階段，把 結(jié)果送入G的寄存器當(dāng)中，以后按同樣的方式進(jìn)行。
[0009] 作為一種優(yōu)選：所述的步驟b)中，所述偏移量7；//ssi的得到主要是利用CPLD中的 硬件比較器，通過求取G、％、…仏的最大和最小值#i/?，然后通過簡單的加減法運算 和移位操作，通過如下公式：??Oh-Mi)/夂求到T ciffset值。
[0010] 作為一種優(yōu)選：所述的步驟c)中，在用于電機調(diào)速時，η路脈沖需要變換為2n的 上下橋臂帶有死區(qū)的PWM信號，通過把上面得到的η路PffM信號，經(jīng)過DB死區(qū)產(chǎn)生模塊，即 可輸出需要的2n路PffM信號； DB死區(qū)產(chǎn)生采樣PffM信號延時一個時間Td，然后與原來的信號相與的方式得到。
[0011] 本發(fā)明采用CPLD實現(xiàn)了一種簡易的多相SVPffM控制算法，內(nèi)部首先通過并行或串 行或串并結(jié)合的方式，計算得到η個基本的調(diào)制信號0、仏、…仏，然后通過在其上累加一 個偏移量7； //ssi，通過簡單的移位操作，得到η相的與計數(shù)器比較的信號，CPLD內(nèi)部只需要 實現(xiàn)一個向上向下對稱計數(shù)器，與η個信號比較后，通過死區(qū)產(chǎn)生模塊，從而得到2η個PffM 調(diào)制信號，所需的計算量小，實現(xiàn)簡單，并能達(dá)到與傳統(tǒng)SVPffM調(diào)制同樣的效果。
[0012] 本發(fā)明所述的基本正弦調(diào)制信號U1、U2、…Un的計算可以采用串行或串并結(jié)合的 方式，需要的硬件資源小，實現(xiàn)簡單，并且不會增加微處理器的工作負(fù)荷。
[0013] 本發(fā)明與傳統(tǒng)的多相SVPffM調(diào)制方法相比，不需要判斷給定矢量的扇區(qū)，實現(xiàn)方 法簡單，計算量小，需要的硬件資源少，成本低，而性能可以達(dá)到傳統(tǒng)多相SVPffM算法的性 能；主要適用于所有奇數(shù)相(如三相、五相等）交流電機驅(qū)動器的脈沖寬度調(diào)制。
【附圖說明】
[0014] 圖1是本發(fā)明所述的實現(xiàn)框圖。
[0015] 圖2是本發(fā)明所述的微處理器和CPLD之間通信實現(xiàn)框圖。
[0016] 圖3是本發(fā)明所述的硬件正弦運算器和硬件乘法器的并行算法實現(xiàn)框圖。
[0017] 圖4是本發(fā)明所述用于電機調(diào)速時的PffM信號波形圖。
【具體實施方式】
[0018] 下面將結(jié)合附圖及實施例對本發(fā)明作詳細(xì)的介紹：圖1所示，一種采用CPLD實現(xiàn) 的簡易多相SVPffM調(diào)制方法，所述的調(diào)制方法包括如下步驟： a) 所述的CPLD與微處理通過8位或16位并口實現(xiàn)通信，由微處理向CPLD發(fā)送正弦 波調(diào)制比肩^空間電壓矢量的當(dāng)前位置電角度〃，CS為CPLD或FPGA片選信號； b) CPLD在接受微處理發(fā)送來的A和〃后，通過正弦算法，通過采用查表或Cordic算 法實現(xiàn)，計算λ相電壓調(diào)制信號…仏，這里λ相電壓調(diào)制信號計算可以采用并行的 或串行的硬件結(jié)構(gòu)，或串并結(jié)合的硬件結(jié)構(gòu)； 得到心心…仏，通過比較得到η個信號的最大值Max和最小值，接著通過一個減法 運算和移位操作，得到一個偏移量7；為開關(guān)周期，然后該偏移量分別與…仏 相加，得到7；、7；、…7；，接著對其右移一位，得到與計數(shù)器的比較值妁、鳥 c) 在CPLD內(nèi)部設(shè)計一向上向下重復(fù)計數(shù)的計數(shù)器，最大計數(shù)值為量化后的開關(guān)周期 7；的一半，當(dāng)妁、鳥大于計數(shù)器的值時，對應(yīng)輸出高電平，否則輸出低電平；輸出的信 號經(jīng)過死區(qū)產(chǎn)生模塊DB，最終生成相系統(tǒng)的2 # PffM驅(qū)動脈沖。
[0019] 本發(fā)明所述的步驟a)中，所述的CPLD通過數(shù)據(jù)總線得到微處器傳送過來的幅度 J和相位〃后，送入正弦計算模塊，并得到η相基本調(diào)制信號…心該步驟的實現(xiàn)需 要#乘法運算和個正弦運算，且當(dāng)系統(tǒng)相數(shù)較小，采用的是全部并行運算；若系統(tǒng)相數(shù) 較多，則需要并行算法或串并結(jié)合的方式，并需要犧牲時間來減少硬件資源的使用。
[0020] 全部采用并行算法時，只需要一個硬件乘法器和一個正弦運算器，其實現(xiàn)方法如 下： CPLD接受幅度肩相位〃前，需要預(yù)先計算出一次正弦和一次乘法運算需要的周期 數(shù)，這樣就可以通過輸入端的時間多路選擇器來分配硬件正選運算器的輸入，在完成正弦 和乘法運算后，再由輸出端的時