一種基于單mems傳感器的單相驅(qū)動電路結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，具體涉及一種基于單MEMS傳感器的單相驅(qū)動電路結(jié)構(gòu)。
【背景技術(shù)】
[0002]現(xiàn)有電機(jī)，缺乏集成的中控設(shè)備或者中控設(shè)備智能度不高，需要大量人工操作，無法自動完成各類操作；脈沖的調(diào)制、延時調(diào)節(jié)電路結(jié)構(gòu)不合理，導(dǎo)致雙場效應(yīng)管電壓調(diào)節(jié)電路存在重疊的導(dǎo)通電壓范圍，進(jìn)一步影響驅(qū)動電路；電機(jī)集成有位置傳感器，位置傳感器的可靠性低，易受到環(huán)境溫度，壓力等外界因素影響，進(jìn)一步降低了電機(jī)的可靠性。

【發(fā)明內(nèi)容】

[0003]針對上述現(xiàn)有技術(shù)，本發(fā)明目的在于提供一種基于單MEMS傳感器的單相驅(qū)動電路結(jié)構(gòu)，其旨在解決現(xiàn)有電機(jī)存在低智能度，不合理的驅(qū)動電路結(jié)構(gòu)，低可靠性且不具備極端環(huán)境耐受能力等技術(shù)問題。
[0004]為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案如下:
一種基于單MEMS傳感器的單相驅(qū)動電路結(jié)構(gòu)，包括依次連接的MEMS傳感單元:獲取目標(biāo)傳感數(shù)據(jù)，轉(zhuǎn)換傳感數(shù)據(jù)為時鐘信號和發(fā)送控制時鐘；脈沖定時調(diào)制單元:根據(jù)MEMS傳感單元發(fā)出的控制時鐘，進(jìn)行脈寬調(diào)制，并進(jìn)行脈沖延時反饋調(diào)節(jié)和電平調(diào)制信號發(fā)送；單相電機(jī)單元:根據(jù)脈沖定時調(diào)制單元電平調(diào)制信號，獲得有序的驅(qū)動模式并實現(xiàn)有序轉(zhuǎn)動；脈沖定時調(diào)制單元向MEMS傳感單元反饋數(shù)據(jù)；單相電機(jī)單元向脈沖定時調(diào)制單元反饋反電動勢。
[0005]上述方案中，所述的MEMS傳感單元，包括用于時鐘輸出、數(shù)據(jù)處理和信號控制的FPGA:設(shè)置有MEMS傳感器接口 ；第一模數(shù)轉(zhuǎn)換器:輸出端口連接FPGA，接收FPGA控制命令，向FPGA輸出數(shù)字信號；MEMS傳感器:時鐘輸入接口連接FPGA的MEMS傳感器接口，輸出端連接第一模數(shù)轉(zhuǎn)換器的輸入端，接收FPGA的時鐘序列，向第一模數(shù)轉(zhuǎn)換器發(fā)送傳感數(shù)據(jù)。MEMS傳感器具有體積小、重量輕、功耗低、可靠性高、靈敏度高、易于集成以及耐惡劣工作環(huán)境等優(yōu)勢。提取外界目標(biāo)信號，與FPGA預(yù)設(shè)基準(zhǔn)匹配，可完成識別功能；處理數(shù)據(jù)后，給下位電路發(fā)出中控命令；需要提出地是，F(xiàn)PGA完成編程后，系列操作均可自助完成，外界可通過上位機(jī)讀取相關(guān)數(shù)據(jù)，體現(xiàn)電機(jī)智能化。
[0006]上述方案中，所述的脈沖定時調(diào)制單元，包括調(diào)制脈沖發(fā)生器:輸入端連接FPGA的時鐘輸出端，接收FPGA控制時鐘；第一反相器:輸入端連接調(diào)制脈沖發(fā)生器的輸出端；第一可編程延時器:輸入端連接第一反相器的輸出端；第二反相器:輸入端連接第一可編程延時器的輸出端；第一場效應(yīng)管:柵極連接第二反相器的輸出端，源極接有電感；電感一端為High_V ;用于消除判決延時的開關(guān)電路:與調(diào)制脈沖發(fā)生器的輸出端連接，與第一可編程延時器的輸出端連接；第二場效應(yīng)管:柵極連接開關(guān)電路，漏極連接第一場效應(yīng)管的源極；肖特基同步整流二極管:正極、負(fù)極分別連接第二場效應(yīng)二極管的源極、漏極；肖特基同步整流二極管正極為Low_V。根據(jù)MEMS傳感單元發(fā)出的控制時鐘，實現(xiàn)脈寬調(diào)制，脈沖延時反饋調(diào)節(jié)和電平調(diào)制信號發(fā)送的功能。顯著增加整個電路的反應(yīng)速度。
[0007]上述方案中，所述的開關(guān)電路，包括截止電路，導(dǎo)通電路，還包括RS觸發(fā)器:Q端連接第二場效應(yīng)管Q2的柵極。
[0008]上述方案中，所述的截止電路，包括緩沖寄存器:輸入端連接第一可編程延時器的輸出端；第一升值計數(shù)器；時鐘端連接緩沖寄存器的輸出端；第一與門:輸入端口連接High_V和編程序列；第一或非門:輸入端口連接有第一與門的輸出端，輸出端連接第一升值計數(shù)器的計數(shù)端；第三反相器:輸入端為預(yù)設(shè)端；第一或門:輸入端口連接第三反相器的輸出端和緩沖寄存器的輸出端；第二或非門:輸入端口連接有第一或門的輸出端和第一或非門的輸出端，輸出端連接到第一或非門的輸入端口 ；第二可編程延時器:激活計數(shù)端A連接第一升值計數(shù)器的計數(shù)端-Q，延時端D連接第一可編程延時器的輸出端ID ;第四反相器:輸入端連接第二可編程延時器的輸出端Y ;第三或非門:輸入端口分別連接第四反相器的輸入端和輸出端；第二與門；第二或門:輸入端口連接有第三或非門的輸出端和第二與門的輸出端；第五反相器:輸入端和輸出端連接第二與門的輸入端口 ；第二或門的輸出端連接RS觸發(fā)器的R端。截止電路激活后，肖特基同步整流二極管Dl將截止，徹底消除雙場效應(yīng)管重疊導(dǎo)通的電壓區(qū)間和波形漂移，即此時只有場效應(yīng)管Q2導(dǎo)通。顯著增加整個電路的反應(yīng)速度。
[0009]上述方案中，所述的導(dǎo)通電路，包括第二升值計數(shù)器:時鐘端連接調(diào)制脈沖發(fā)生器的輸出端；第三或門:輸入端口連接第三反相器的輸出端和High_V ;第四或非門:輸入端口連接有第三或門的輸出端；第五或非門:輸入端口連接有第四或非門的輸出端，輸出端連接第二升值計數(shù)器的計數(shù)端UP ;第三與門:輸入端口連接有緩沖寄存器的輸出端，輸出端連接到第五或非門的輸入端口 ；第四與門:輸入端口設(shè)置有監(jiān)測點，輸出端連接到第三與門的輸入端口 ；基準(zhǔn)電源:正極接地；比較器:高電平端連接基準(zhǔn)電源的負(fù)極，輸出端連接到第四與門的輸入端口 ；第三可編程延時器:激活計數(shù)端A連接第二升值計數(shù)器的Q端，延時端連接第一可編程延時器的輸出端；第六反相器:輸入端連接第三可編程延時器的輸出端；第五與門:輸入端口連接第六反相器的輸出端和輸入端，輸出端連接RS觸發(fā)器的S端。導(dǎo)通電路激活后，肖特基同步整流二極管Dl將導(dǎo)通，場效應(yīng)管Ql導(dǎo)通，場效應(yīng)管Q2短路；建立反電動勢反饋基礎(chǔ)回路。顯著增加整個電路的反應(yīng)速度。
[0010]上述方案中，所述的單相電機(jī)單元，包括驅(qū)動電路:1_H端連接High_V, Low_V連接Low_V ;電機(jī):接口 I連接驅(qū)動電路的輸出接口 OUTl ;第二模數(shù)轉(zhuǎn)換器:輸入端連接單相電機(jī)的接口 1，輸出端連接比較器的低電平端。電機(jī)不需要位置傳感器，通過所建立的反饋回路將反電動勢傳回脈沖定時調(diào)制單元，完成自調(diào)整操作，增強(qiáng)電機(jī)極端環(huán)境耐受能力，降低外界所造成影響，顯著提升電機(jī)可靠性。
【附圖說明】
[0011 ]圖1為本發(fā)明電路模塊圖；
圖2為本發(fā)明具體電路圖；
圖3為本發(fā)明反電動勢替換位置傳感器體現(xiàn)電機(jī)相位波形圖；
圖中:100-MEMS傳感單元，200-脈沖定時調(diào)制單元，300-單相電機(jī)單元，4-調(diào)制脈沖發(fā)生器，5、12、23、28、30、24-反相器，6、21、22_可編程延時器，7-緩沖寄存器，8、16、17、25、
29-與門，9、10、14、18、27-或非門，11、13、26-或門，31-1?觸發(fā)器，Ql、Q2-場效應(yīng)管，Dl、D2-肖特基同步整流二極管，PRESET-預(yù)設(shè)端，Checkpoint-監(jiān)測點，High_V_高電平點，Low_V-低電平點，MEMS SENSOR-微機(jī)電傳感器，F(xiàn)PGA-現(xiàn)場可編程門陣列器件，MOTOR-電機(jī)，PDC-驅(qū)動電路，31,32-模數(shù)轉(zhuǎn)換器，Cl-網(wǎng)絡(luò)接口，UPPER-上位機(jī)，BEMF-反電動勢。
【具體實施方式】
[0012]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0013]下面結(jié)合附圖對本發(fā)明做進(jìn)一步說明:
圖1為本發(fā)明電路模塊圖，一種基于單MEMS傳感器的單相驅(qū)動電路結(jié)構(gòu)，包括依次連接的MEMS傳感單元100:獲取目標(biāo)傳感數(shù)據(jù)，轉(zhuǎn)換傳感數(shù)據(jù)為時鐘信號和發(fā)送控制時鐘Clock ;脈沖定時調(diào)制單元200:根據(jù)MEMS傳感單元100發(fā)出的控制時鐘Clock，進(jìn)行脈寬調(diào)制，并進(jìn)行脈沖延時反饋調(diào)節(jié)和電平調(diào)制信號發(fā)送；單相電機(jī)單元300:根據(jù)脈沖定時調(diào)制單元200電平調(diào)制信號，獲得有序的驅(qū)動模式并實現(xiàn)有序轉(zhuǎn)動；；脈沖定時調(diào)制單元200向MEMS傳感單元100反饋數(shù)據(jù)Data ;單相電機(jī)單元300向脈沖定時調(diào)制單元200反饋反電動勢 ffiMFo
[0014]圖2為本發(fā)明具體電路圖，上述方案中，所述的MEMS傳感單元100，包括用于時鐘輸出、數(shù)據(jù)處理和信號控制的FPGA:設(shè)置有MEMS傳感器接口 ；第一模數(shù)轉(zhuǎn)換器31:輸出端口連接FPGA，接收FPGA控制命令，向FPGA輸出數(shù)字信號；MEMS傳感器:時鐘輸入接口連接FPGA的MEMS傳感器接口，輸出端連接第一模數(shù)轉(zhuǎn)換器31的輸入端，接收FPGA的時鐘序列，向第一模數(shù)轉(zhuǎn)換器31發(fā)送傳感數(shù)據(jù)。
[0015]所述的脈沖定時調(diào)制單元200，包括調(diào)制脈沖發(fā)生器4:輸入端連接FPGA的時鐘輸出端，接收FPGA控制時鐘Clock ;第一反相器5:輸入端連接調(diào)制脈沖發(fā)生器4的輸出端；第一可編程延時器6:輸入端連接第一反相器5的輸出端；第二反相器24:輸入端連接第一可編程延時器6的輸出端；第一場效應(yīng)管Ql:柵極連接第二反相器24的輸出端，源極接有電感LI ;電感LI 一端為High_V ;用于消除判決延時的開關(guān)電路:與調(diào)制脈沖發(fā)生器4的輸出端連接，與第一可編程延時器6的輸出端連接；第二場效應(yīng)管Q2:柵極連接開關(guān)電路，漏極連接第一場效應(yīng)管Ql的源極；肖特基同步整流二極管Dl:正極、負(fù)極分別連接第二場效應(yīng)二極管的源極、漏極；肖特基同步整流二極管Dl正極為Low_V。
[0016]所述的開關(guān)電路，包括截止電路，導(dǎo)通電路，還包括RS觸發(fā)器31:Q端連接第二場效應(yīng)管Q2的柵極。
[0017]所述的截止電路，包括緩沖寄存器7:輸入端連接第一可編程延時器6的輸出端ID ;第一升值計數(shù)器19 ;時鐘端CLK連接緩沖寄存器7的輸出端；第一與門8:輸入端口連接High_V和編程序列Pr0.bit ;第一或非門9:輸入端口連接有第一與門8的輸出端，輸出端連接第一升值計數(shù)器19的計數(shù)端UP ;第三反相器12:輸入端為預(yù)設(shè)端Preset ;第一或門11:輸入端口連接第三反相器12的輸出端和緩沖寄存器7的輸出端；第二或非門10:輸入端口連接有第一或門11的輸出端和第一或非門9的輸出端，輸出端連接到第一或非門的輸入端口 ；第二可編程延時器21:激活計數(shù)端A連接第一升值計數(shù)器19的計數(shù)端-Q，延時端D連接第一可編程延時器的輸出端ID ;第四反相器28:輸入端連接第二可編程延時器21的輸出端Y ;第三或非門27:輸入端口分別連接第四反相器28的輸入端和輸出端；第二與門25 ;第二或門26:輸入端口連接有第三或非門27的輸出端和第二與門25的輸出端；第五反相器23:輸入端和輸出端連接第二與門25的輸入端口 ；第二或門26的輸出端連接RS觸發(fā)器31的R端。
[0018]所述的導(dǎo)通電路，包括第二升值計數(shù)器20:時鐘端CLK連接調(diào)制脈沖發(fā)生器4的輸出端；第三或門