專利名稱：基于fpga的固態(tài)功率控制器反時限過電流保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子電路技術(shù)領(lǐng)域，涉及固態(tài)功率控制，尤其是一種反時限過電流保護(hù)系統(tǒng)，可用于工業(yè)監(jiān)控，電子負(fù)載保護(hù)，以及飛機(jī)航天航空等多個領(lǐng)域。
背景技術(shù)：
固態(tài)功率控制器是基于半導(dǎo)體的一種電路負(fù)載監(jiān)控系統(tǒng)，它從電路負(fù)載采集電流數(shù)據(jù)，然后根據(jù)電流值來判斷負(fù)載工作是否正常。當(dāng)檢測到流過負(fù)載的電流大于某個固定的額定值時，它會根據(jù)電流值大小對負(fù)載進(jìn)行相應(yīng)的延遲關(guān)斷，避免負(fù)載因過流而被損壞，實現(xiàn)反時限控制。
目前，固態(tài)功率控制器反時限保護(hù)方法有以下兩種
現(xiàn)有技術(shù)一，基于模擬電路的反時限控制，早期采用電磁型繼電器實現(xiàn)反時限特性，后來使用整流型繼電器實現(xiàn)。它的實現(xiàn)方法由運(yùn)算放大器構(gòu)成過流電參量形成回路，檢測判斷電路及延時電路組成，檢測判斷電路為整定電參量輸出與過流電參量輸出一同接入放大器的輸入端，輸出端接后級放大電路中延時電路的電容充放電路中線路通斷開關(guān)，兩級放大器均接有可調(diào)反饋電阻，用以調(diào)整啟值及時間基
值，如能源部南京自動化研究所提出的專利申請?zhí)枮?0211518的反時限過流器，
就是用上述方法實現(xiàn)的。由于這種方法的反時限控制是有電阻和電容值來確定的，
存在的缺點:精度低、可靠性差，功耗大等，從而限制了它的應(yīng)用；現(xiàn)有技術(shù)二，是基于單片機(jī)的控制器，包括單片機(jī)、由第一電阻R1和電容C1組成的RC充放電回路以及二極管V1，所述RC充放電回路連接二極管V1的負(fù)極，所述二極管Vl正極連接所述單片機(jī)的模/數(shù)轉(zhuǎn)換(A/D)端口，所述二極管V1的正極同時通過第二電阻R2連接到單片機(jī)電源輸入端(VCC)。利用單片機(jī)應(yīng)用系統(tǒng)中單片機(jī)的模/數(shù)轉(zhuǎn)換端口對RC放電時間檢測進(jìn)而結(jié)合單片機(jī)軟件設(shè)計來判斷單片機(jī)系統(tǒng)斷電時間，使得單片機(jī)系統(tǒng)斷電又重新上電后可以由軟件根據(jù)所述模/數(shù)轉(zhuǎn)換口轉(zhuǎn)換結(jié)果判斷系
統(tǒng)斷電時間，由于單片機(jī)無法進(jìn)行大量的運(yùn)算，因此多采用查表法來實現(xiàn)，即事先將式中的數(shù)值計算好，以表格形式存放在程序存儲器EPROM中，根據(jù)電流值直接在存儲器里面直接取值，從存儲器讀取的值就是關(guān)斷的時間。如廣東科龍電器股份有限公司提出的專利號200420071350的一種單片機(jī)系統(tǒng)斷電保護(hù)電路，就是基于這種
方法實現(xiàn)的，這種方法的缺點是穩(wěn)定性不夠高，精度不夠高，靈活性差，抗電磁
干擾性能比較差。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述已有技術(shù)的缺點，提出一種基于FPGA的固態(tài)功率
控制器反時限過電流保護(hù)系統(tǒng)及方法，以減少反時限過流保護(hù)系統(tǒng)的功耗，提高處理速度和精度，增強(qiáng)穩(wěn)定性和抗干擾能力。
為了實現(xiàn)上述目的，本發(fā)明的反時限過電流保護(hù)裝置包括-
多路數(shù)據(jù)寄存器組模塊用于對外界多路數(shù)據(jù)進(jìn)行分組，以區(qū)分不同路數(shù)的數(shù)據(jù)
，接收FSM控制模塊輸入的地址信號，同時向FSM控制模塊輸出數(shù)據(jù)；
FSM控制模塊用于接收多路數(shù)據(jù)寄存器組輸出的數(shù)據(jù)，送給反時限過電流保
護(hù)模塊，并接收反時限過電流模塊計算得到的數(shù)據(jù)，與基準(zhǔn)值進(jìn)行比較，判決是否
執(zhí)行關(guān)斷命令，輸出控制信號；
反時限過電流保護(hù)模塊利用FSM輸入的數(shù)據(jù)、系數(shù)和控制信號完成相應(yīng)的乘法，加法和鎖存計算，并向FSM控制模塊傳輸計算結(jié)果；
輸出控制模塊接收FSM控制模塊發(fā)出的控制信號，輸出給FPGA外界電路；
時鐘管理模塊為整個FPGA工作模塊提供工作時鐘；
該FSM控制模塊分別與多路數(shù)據(jù)寄存器組、反時限過電流保護(hù)模塊雙向連接，
并與輸出控制模塊單向連接。
所述的多路數(shù)據(jù)寄存器組模塊同時與外界A/D采樣數(shù)據(jù)輸出端口相連接，接收
外界數(shù)據(jù)。
所述的時鐘管理模塊主要由時鐘處理子模塊、延遲鎖相子模塊和分頻子模塊組成，時鐘處理子模塊與外界時鐘相連接，穩(wěn)定外界時鐘信號，時鐘處理子模塊輸出時
鐘信號，為ip核提供工作時鐘，同時輸出給分頻模塊；分頻模塊1J出分頻時鐘信號
給延遲鎖相模塊，延遲鎖相模塊完成時鐘鎖相鎖頻，并輸出時鐘信號。
所述的反時限過電流保護(hù)模塊采用3個12X12的乘法器、4個14X24乘法器、 一個39比特帶符號位的累加器和一個鎖存器，這些乘法器和累加器的工作時鐘為頓HZ。
所述的FSM控制模塊包括block—ram子塊和有限狀態(tài)機(jī)子模塊，該有限狀態(tài)機(jī)子模塊接收多路數(shù)據(jù)寄存器組的數(shù)據(jù)，對接收到的數(shù)據(jù)進(jìn)行比較、判決，并把
5判決數(shù)據(jù)送給反時限過電流保護(hù)模塊，該block_ram子塊里存儲有每路信號的累加和，有限狀態(tài)機(jī)從block一ram里讀取累加和，用累加和與反饋回的值累加，累加后的值與基準(zhǔn)值進(jìn)行比較判斷，若累加后的值小于基準(zhǔn)值，則把累加后的值送入block_ram子塊，若累加后的值大于基準(zhǔn)值，有限狀態(tài)機(jī)輸出關(guān)斷信號，并將block—ram清空。
本發(fā)明的優(yōu)點在于
(1) 由于使用反時限過電流保護(hù)模塊采用的乘法器和加法器都是ip核，ip
核的處理周期是2個時鐘周期，所以運(yùn)算速度快，實時性強(qiáng)；
(2) 由于FSM控制模塊采用了有限狀態(tài)機(jī)子模塊，故模塊結(jié)構(gòu)簡潔，并用有限狀態(tài)機(jī)的鎖存功能，使FPGA的功耗降低；
(3) 由于FPGA內(nèi)設(shè)置了多路數(shù)據(jù)寄存器組模塊，充分利用FPGA并行處理數(shù)據(jù)的特殊結(jié)構(gòu)，能夠滿足對多路負(fù)載信號實時處理需求，體積小，成本低；
(4) 由于FPGA內(nèi)設(shè)置了時鐘管理模塊，為FPGA提供高穩(wěn)定工作時鐘，減少了因時鐘抖動而造成的FPGA工作不穩(wěn)定；
(5) 由于輸出控制模塊直接與FSM控制模塊直接相連，因而能夠及時響應(yīng)關(guān)斷控制信號，實時性強(qiáng)。
(6) 由于本發(fā)明的模塊均在FPGA內(nèi)完成，所以對FPGA擦除和改寫即可完成對系統(tǒng)的升級；且具有抗強(qiáng)電磁干擾、穩(wěn)定性強(qiáng)、可靠性高等特點；


圖1是本發(fā)明的總體結(jié)構(gòu)框圖2是本發(fā)明時鐘管理模塊框圖3是本發(fā)明的多路數(shù)據(jù)寄存器組模塊框圖4是本發(fā)明的FSM控制模塊框圖5是本發(fā)明的反時限過電流流保護(hù)模塊框圖；圖6是本發(fā)明的輸出控制模塊框圖。
具體實施例方式
本發(fā)明的具體實現(xiàn)是在FPGA內(nèi)部完成，該FPGA使用xilinx公司的virtex系列的xcv300，以下所描述用的寄存器是由LUT拼接而成的，加法器和乘法器是采用xilinx公司提供的核，且它們的工作頻率均為40MHZ，每完成一次運(yùn)算都是所需兩個時鐘周期，加法器為有符號的加法器，乘法器為整數(shù)相乘，所用的比較器，鎖存器，有限狀態(tài)機(jī)和計數(shù)器都是基于FPGA的LUT，flip—flop,slice拼接而成，存儲 器是FPGA內(nèi)嵌的block—ram塊，每個block_ram塊大小為4Kbit，整個FPGA的 工作時鐘為1.818181MHZ。
反時限過電流保護(hù)算法的基本原理是輸電線路反時限過電流保護(hù)特性曲線方
程的數(shù)學(xué)表達(dá)式為/ = , 、e ,，其中C為反時限特性常數(shù)，當(dāng)C-0.02為一般反時
限；C=1為非常反時限；C-2為極度反時限；/^為額定工作電壓，/為實際工作的
等效電壓，k為反時限常數(shù)t為反時限過電流保護(hù)動作時間，當(dāng)/<:是，t為負(fù)值
,表面反時限保護(hù)不動作，只有當(dāng)/>^時，t為正，反時限過電流保護(hù)才可能動作
，用matlab將反時限方程擬合成分段二次函數(shù) 2(7.4166/2-14.019/5.804//) 2 8004.78/尸2 丄=[1.35,2]式(1)
J)(3.3535/2 +2,6294/*々一l 1.4453//)28004.78/尸2 丄=(2,4式(2)
7尸
2(1.9766/2 +13.791/*/p — 34.4443//)28004.78/尸2丄=(4，8]式(3)
乂尸
/p為額定電壓值；/為實際工作時的等效電壓，當(dāng)/大于/p的1.35倍時，反時 限過電流保護(hù)開始動作，當(dāng)左邊的累加和大于右邊的值時，會把負(fù)載關(guān)掉。
參照圖1，本發(fā)明系統(tǒng)主要由時鐘管理模塊，多路數(shù)據(jù)寄存器組模塊，F(xiàn)SM控制 模塊，反時限過電流保護(hù)模塊，輸出控制模塊組成，多路數(shù)據(jù)寄存器組模塊接收FSM 控制模塊地址信號，并輸出數(shù)據(jù)到FSM控制模塊，F(xiàn)SM控制模塊對數(shù)據(jù)進(jìn)行比較判 決，比較判決后的數(shù)據(jù)進(jìn)入反時限過電流保護(hù)模塊，反時限過電流保護(hù)模塊計算的 結(jié)果反饋回到FSM控制模塊，F(xiàn)SM控制模塊對反饋回的數(shù)據(jù)進(jìn)行判決比較，比較結(jié) 果送給輸出控制模塊，輸出控制模塊輸出高低電平對負(fù)載反時限保護(hù)；時鐘管理模 塊為整個FPGA工作模塊提供工作時鐘；
它們間的連接關(guān)系是FSM控制模塊分別與多路數(shù)據(jù)寄存器組、反時限過電流保 護(hù)模塊雙向連接，并與輸出控制模塊單向連接。
參照圖2，時鐘管理模塊，為整個FPGA工作模塊提供高穩(wěn)定的工作時鐘，主要 由時鐘處理子模塊、分頻子模塊和延遲鎖相子模塊組成。時鐘管理模塊連接外界的 時鐘發(fā)生器晶振，晶振產(chǎn)生的時鐘信號頻率為40MHZ，該時鐘信號經(jīng)過FPGA的I/0管腳進(jìn)入時鐘管理模塊，與輸入時鐘信號相連接的是時鐘處理子模塊，該時鐘處 理子模塊完成對晶振產(chǎn)生的時鐘信號鎖頻，并輸出高穩(wěn)定性的時鐘信號，該時鐘信
號作為ip核的工作時鐘，同時輸入分頻子模塊經(jīng)過分頻子模塊22次分頻得到1.8 18181MHZ的時鐘信號，分頻后的時鐘信號進(jìn)入延遲鎖相子模塊，該模塊實現(xiàn)對輸 入時鐘信號的濾波、鎖相鎖頻，分頻子模塊的輸出為FPGA提供工作時鐘。
參照圖3，多路數(shù)據(jù)寄存器組模塊，用于對外界多路數(shù)據(jù)進(jìn)行分組，以區(qū)分不 同路數(shù)的數(shù)據(jù)，接收FSM控制模塊輸入的地址信號，同時向FSM控制模塊輸出數(shù)據(jù) ,其具體傳輸關(guān)系為多路數(shù)據(jù)寄存器組接收外界多路負(fù)載信號的A/D采樣值，存 放到相應(yīng)的寄存器組，外界第一路A/D采樣數(shù)據(jù)存放在第一路數(shù)據(jù)寄存器中，外界 第二路A/D采樣數(shù)據(jù)存放到第二路數(shù)據(jù)寄存器中等等；多路寄存器組接收到FSM發(fā) 送的地址信號，多路數(shù)據(jù)寄存器內(nèi)部的多路選擇器以此信號作為地址信號，多路選 擇器依據(jù)地址信號的值輸出相應(yīng)路數(shù)的A/D采樣值。
參照圖4， FSM控制模塊，用于接收多路數(shù)據(jù)寄存器組輸出的數(shù)據(jù)，送給反時 限過電流保護(hù)模塊，并接收反時限過電流模塊計算得到的數(shù)據(jù)，與基準(zhǔn)值進(jìn)行比較， 判決是否執(zhí)行關(guān)斷命令，輸出控制信號，它主要由block一ram子塊和有限狀態(tài)機(jī)子 模塊組成。該有限狀態(tài)機(jī)子模塊包括地址寄存器用于存放多路數(shù)據(jù)寄存器組的
地址；比較器用于數(shù)值之間的比較；系數(shù)寄存器用于存放反時限過電流保護(hù)模 塊用于計算的數(shù)據(jù)；時鐘計數(shù)器用于對時鐘計數(shù)；基準(zhǔn)值寄存器用于存放基準(zhǔn)
值；數(shù)據(jù)寄存器用于存放多路數(shù)據(jù)寄存器組送入的數(shù)據(jù)；加法器用于完成加法 計算。該模塊的工作原理是發(fā)送地址信號給多路數(shù)據(jù)寄存器組，并接收多路數(shù)據(jù) 寄存器組輸出的A/D采樣數(shù)據(jù)，該數(shù)據(jù)進(jìn)入第一比較器1，同時輸入數(shù)據(jù)寄存器中， 第一比較器1用采樣數(shù)據(jù)和額定值作比較，并輸出驅(qū)動信號給系數(shù)寄存器、數(shù)據(jù)寄 存器和額定值寄存器，系數(shù)寄存器、數(shù)據(jù)寄存器和額定值寄存器收到驅(qū)動信號，系 數(shù)寄存器輸出系數(shù)C1、系數(shù)C2、系數(shù)C3和系數(shù)C4到反時限過電流保護(hù)模塊，數(shù) 據(jù)寄存器輸出實際電壓值給反時限過電流保護(hù)模塊，額定電壓值寄存器輸出額定電 壓值給反時限過電流保護(hù)模塊。
FSM控制模塊接收反時限過電流保護(hù)模塊反饋回的信號，該信號包括累加值信 號和基準(zhǔn)值信號；有限狀態(tài)機(jī)子模塊發(fā)送地址信號給block_ram塊，并接收block 一ram塊輸出的數(shù)據(jù)信號dout，數(shù)據(jù)信號dout和累加值信號進(jìn)入加法器，加法器完 成加法運(yùn)算后輸出數(shù)據(jù)信號din，數(shù)據(jù)信號din進(jìn)入block—ram塊，并輸入第二比
8較器2，第二比較器2完成數(shù)據(jù)信號din與基準(zhǔn)值信號的比較判決若數(shù)據(jù)信號di .n大于基準(zhǔn)值信號，則輸出關(guān)斷控制信號到輸出控制模塊，同時輸出清零標(biāo)志位到 block—ram塊，使block—ram塊內(nèi)部清零，反之第二比較器2不會有任何動作。
參照圖5，反時限過電流保護(hù)模塊，利用FSM輸入的數(shù)據(jù)系和數(shù)據(jù)完成相應(yīng)的乘 法，加法和鎖存計算，并向FSM控制模塊傳輸計算結(jié)果；它主要由3個12X12的 乘法器、4個14X24乘法器、 一個39比特帶符號位的累加器和一個鎖存器組成。 該模塊的工作原理是反時限過電流保護(hù)模塊接收到FSM控制模塊的發(fā)來數(shù)據(jù)有實 際電壓值、額定電壓值、系數(shù)c1、系數(shù)c2、系數(shù)c3和系數(shù)c4;第一乘法器1計算 實際電壓值的平方，第二乘法器2計算實際電壓值和額定電壓值的乘積，第三乘法 器3計算額定電壓值的平方；第一乘法器1輸出到第四乘法器4，第二乘法器2輸 出到第五乘法器5，第三乘法器3輸出到第六乘法器6和第七乘法器7;第四乘法 器4計算系數(shù)c1與第一乘法器1輸出值的乘積，第五乘法器5計算系數(shù)c2與第二 乘法器2輸出值的乘積，第六乘法器6計算系數(shù)c3與第三乘法器3輸出值的乘積 ，第七乘法器7計算系數(shù)c4與第三乘法器3輸出值的乘積；然后第四乘法器4、第 五乘法器5和第六乘法器6輸出到累加器，累加器輸出三項的累加值，第七乘法器 7輸出為基準(zhǔn)值；鎖存器把累加值和基準(zhǔn)值鎖存，并輸出給FSM控制模塊。
參照圖6，輸出控制模塊，接收FSM控制模塊發(fā)出的控制信號，輸出給FPGA外 界電路。
本發(fā)明的工作過程如下
多路數(shù)據(jù)寄存器組模塊接收FSM控制模塊發(fā)送的地址信號，多路數(shù)據(jù)寄存器根 據(jù)地址信號輸出對應(yīng)路數(shù)的A/D采樣數(shù)據(jù)，該數(shù)據(jù)輸入FSM控制模塊中的比較器， 比較器進(jìn)行比較并輸出驅(qū)動信號給額定值寄存器、數(shù)據(jù)寄存器和系數(shù)寄存器，額定 值寄存器、數(shù)據(jù)寄存器和系數(shù)寄存器接收驅(qū)動信號，并輸出額定值電壓值、實際電 壓值以及系數(shù)c1、系數(shù)c2、系數(shù)c3和系數(shù)c4到反時限過電流保護(hù)模塊，該模塊 接收到以上數(shù)據(jù)后進(jìn)行相應(yīng)的乘法、累加和鎖存運(yùn)算，并把結(jié)果反饋回FSM控制模 塊，F(xiàn)SM控制模塊利用反饋回的數(shù)據(jù)進(jìn)行比較判決，比較判決產(chǎn)生關(guān)斷控制信號給 輸出控制模塊，輸出控制模塊接收到控制信號，同時輸出到外界電路。
權(quán)利要求
1.一種基于FPGA的固態(tài)功率控制器反時限過電流保護(hù)裝置，包括多路數(shù)據(jù)寄存器組模塊用于對外界多路數(shù)據(jù)進(jìn)行分組，以區(qū)分不同路數(shù)的數(shù)據(jù)，接收FSM控制模塊輸入的地址信號，同時向FSM控制模塊輸出數(shù)據(jù)；FSM控制模塊用于接收多路數(shù)據(jù)寄存器組輸出的數(shù)據(jù)，送給反時限過電流保護(hù)模塊，并接收反時限過電流模塊計算得到的數(shù)據(jù)，與基準(zhǔn)值進(jìn)行比較，判決是否執(zhí)行關(guān)斷命令，輸出控制信號；反時限過電流保護(hù)模塊利用FSM輸入的數(shù)據(jù)和系數(shù)信號完成相應(yīng)的乘法，加法和鎖存計算，并向FSM控制模塊反饋回計算結(jié)果；輸出控制模塊接收FSM控制模塊發(fā)出的控制信號，輸出給FPGA外界電路；時鐘管理模塊為整個FPGA工作模塊提供工作時鐘；所述的FSM控制模塊分別與多路數(shù)據(jù)寄存器組、反時限過電流保護(hù)模塊雙向連接，并與輸出控制模塊單向連接。
2. 根據(jù)權(quán)利要求1所述的反時限過電流保護(hù)裝置，其特征在于多路數(shù)據(jù)寄存器組模塊同時與外界A/D采樣數(shù)據(jù)輸出端口相連接，接收外界數(shù)據(jù)。
3. 根據(jù)權(quán)利要求1所述的反時限過電流保護(hù)裝置，其特征在于時鐘管理模塊主要由時鐘處理子模塊、延遲鎖相子模塊和分頻子模塊組成，時鐘處理子模塊與外界時鐘相連接，穩(wěn)定外界時鐘信號，時鐘處理子模塊輸出時鐘信號，為ip核提供工作時鐘，同時輸出給分頻模塊；分頻模塊輸出分頻時鐘信號給延遲鎖相模塊，延遲鎖相模塊完成時鐘鎖相鎖頻，并輸出時鐘信號。
4. 根據(jù)權(quán)利要求1所述的反時限過電流保護(hù)裝置，其特征在于反時限過電流保護(hù)模塊采用3個12X12的乘法器、4個14X24乘法器、 一個39比特帶符號位 的累加器和一個鎖存器，這些乘法器和累加器的工作時鐘為40MHZ。
5. 根據(jù)權(quán)利要求1所述的反時限過電流保護(hù)裝置，其特征在于FSM控制模塊 包括block—ram子塊和有限狀態(tài)機(jī)子模塊，該有限狀態(tài)機(jī)子模塊接收多路數(shù)據(jù)寄 存器組的數(shù)據(jù)，對接收到的數(shù)據(jù)進(jìn)行比較、判決，并把判決生產(chǎn)的數(shù)據(jù)送給反時限 過電流保護(hù)模塊，該block—「am子塊里存儲有每路信號的累加和，有限狀態(tài)機(jī)子模 塊從block一「am里讀取累加和，用累加和與反饋回的值累加，累加后的值與基準(zhǔn)值進(jìn)行比較判斷，若累加后的值小于基準(zhǔn)值，則把累加后的值送入block—ram子塊， 若累加后的值大于基準(zhǔn)值，有限狀態(tài)機(jī)輸出關(guān)斷信號，并將block—ram清空。
6. 根據(jù)權(quán)利要求5所述的反時限過電流保護(hù)裝置，其特征在于block—ram子 塊深度為16，寬度為39比特。
7. 根據(jù)權(quán)利要求5所述的反時限過電流保護(hù)裝置，其特征在于有限狀態(tài)機(jī)子 模塊包括地址寄存器用于存放多路數(shù)據(jù)寄存器組的地址； 比較器用于數(shù)據(jù)之間的比較；系數(shù)寄存器用于存放反時限過電流保護(hù)模塊用于計算的數(shù)據(jù)； 時鐘計數(shù)器用于對時鐘計數(shù)； 額定值寄存器用于存放額定值；數(shù)據(jù)寄存器用于存放多路數(shù)據(jù)寄存器組送入的數(shù)據(jù)； 加法器用于完成加法計算。
全文摘要
本發(fā)明公開了一種基于FPGA的固態(tài)功率控制器反時限過電流保護(hù)裝置，主要解決現(xiàn)有反時限過電流保護(hù)裝置可靠性差、功耗大、精度低和抗強(qiáng)電磁干擾性能差的問題。本發(fā)明是在FPGA內(nèi)部設(shè)置時鐘管理模塊、多路數(shù)據(jù)寄存器組模塊、FSM控制模塊、反時限過電流保護(hù)模塊和輸出控制模塊，多路數(shù)據(jù)寄存器組模塊接收FSM控制模塊地址信號，并輸出數(shù)據(jù)到FSM控制模塊，F(xiàn)SM控制模塊對數(shù)據(jù)判決，判決后的數(shù)據(jù)進(jìn)入反時限過電流保護(hù)模塊，反時限過電流保護(hù)模塊計算的結(jié)果返回FSM控制模塊，F(xiàn)SM控制模塊對返回數(shù)據(jù)進(jìn)行比較，比較結(jié)果送給輸出控制模塊，該模塊輸出控制信號到外界電路，時鐘管理模塊為各模塊提供工作時鐘。本發(fā)明具有精度高、可靠性強(qiáng)、抗強(qiáng)電磁干擾和功耗低等優(yōu)點。
文檔編號H02H3/08GK101599628SQ20091002326
公開日2009年12月9日 申請日期2009年7月10日 優(yōu)先權(quán)日2009年7月10日
發(fā)明者鵬 任, 晗 冀, 劉校偉, 徐連軍, 征 相 申請人:西安電子科技大學(xué)