專(zhuān)利名稱(chēng)：適用于低電源電壓的高效低功耗全pmos電荷泵電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于模擬集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種非揮發(fā)性存儲(chǔ)器中高效低功耗電荷泵電路。
背景技術(shù)：
電荷泵電路是一種dc-dc的電路，可以產(chǎn)生比電源電壓更高的模塊工作電壓，尤其在非揮發(fā)性存儲(chǔ)器中應(yīng)用非常廣泛，如產(chǎn)生EEPROM和flash存儲(chǔ)器內(nèi)浮柵器件的編程、擦寫(xiě)高壓等。
圖1是傳統(tǒng)的n級(jí)Dickson電荷泵電路示意圖。它由二極管D1-D(n+1)和耦合電容C1-Cn組成，Cout和Rout分別是電荷泵的負(fù)載電容和負(fù)載電阻，n為電荷泵的級(jí)數(shù)。其中所有(n+1)個(gè)二極管的正端和負(fù)端逐個(gè)串連起來(lái)，并最終連接在電源電壓Vdd和高壓輸出端Vout之間。耦合電容C1-Cn的一端分別連接到兩相非交疊時(shí)鐘信號(hào)clk或clkn上，其中奇數(shù)級(jí)耦合電容Ci的一端連接到clk上，偶數(shù)級(jí)耦合電容Ci的一端連接到clkn上，耦合電容C1-Cn的另一端分別依次連接到二極管D1-Dn的負(fù)端。
圖2是兩相不交疊時(shí)鐘信號(hào)clk和clkn的時(shí)序圖。clk和clkn是相位相反，幅度為VΦ、頻率為f的時(shí)鐘信號(hào)，通常情況下，VΦ和電源電壓Vdd的值相等。當(dāng)clk為低，而clkn為高時(shí)，D1由于正端電壓(Vdd)高于負(fù)端電壓(V1)而處于導(dǎo)通狀態(tài)，耦合電容C1被充電到電源電壓Vdd減去二極管的導(dǎo)通電壓Vt。當(dāng)clk為高，而clkn為低時(shí)，V1端電壓將被耦合電容耦合到2Vdd-Vt，此時(shí)，D1關(guān)斷，D2導(dǎo)通，這樣，耦合電容C2被充電到2Vdd-2Vt。依此工作過(guò)程，隨clk和clkn交替變高，耦合電容Cn也逐漸被充電到nVdd-nVt，而輸出端電壓將最終被充電到最大值(n+1)Vdd-(n+1)Vt。
圖3是采用NMOS柵壓自舉結(jié)構(gòu)的電荷泵示意圖。它由傳輸晶體管M1-M(n+1)和柵壓自舉晶體管Mb1-Mbn、耦合電容Cp1-Cpn、自舉電容Cb1-Cbn組成，Cout和Rout分別是電荷泵的負(fù)載電容和負(fù)載電阻，n為電荷泵的級(jí)數(shù)。其中NMOS傳輸晶體管M1-M(n+1)的源端和漏端逐級(jí)串連起來(lái)，并最終連接在電源電壓Vdd和高壓輸出端Vout之間。柵壓自舉晶體管Mb1-Mbn的漏端分別與傳輸晶體管M1-Mn的漏端(Vdd，V1，V2...V(n-1))相連，源端分別控制傳輸晶體管M1-Mn的柵級(jí)，自舉晶體管Mb1-Mbn的柵則分別由傳輸晶體管M1-Mn的源端(V1，V2...Vn)反向控制。電荷泵的輸出級(jí)由連接成二極管形式的M(n+1)構(gòu)成。所有NMOS晶體管的襯底均接地。耦合電容Cp1-Cpn的一端分別連接到兩相交疊時(shí)鐘信號(hào)clk1或clk2上，其中奇數(shù)級(jí)耦合電容Cpi的一端連接到clk2上，偶數(shù)級(jí)耦合電容Cpi的一端連接到clk1上，耦合電容Cp1-Cpn的另一端分別連接到傳輸晶體管M1-Mn的源端(V1，V2...Vn)，即本級(jí)電荷泵的輸出端。自舉電容Cb1-Cbn的一端分別連接到另外兩相非交疊時(shí)鐘信號(hào)clkb1或clkb2上，其中奇數(shù)級(jí)耦合電容Cbi的一端連接到clkb1上，偶數(shù)級(jí)耦合電容Cb1的一端連接到clkb2上，自舉電容Cb1-Cbn另一端分別連接到傳輸晶體管M1-Mn的柵級(jí)。
圖4是NMOS柵壓自舉結(jié)構(gòu)電荷泵的四相時(shí)鐘時(shí)序圖。Clk1和clk2是幅度為VΦ、頻率為f的兩相交疊時(shí)鐘信號(hào)；Clkb1和clkb2是幅度為VΦ、頻率為f的兩相不交疊時(shí)鐘信號(hào)，具體的時(shí)序?qū)?yīng)關(guān)系如圖4所示。通常情況下，VΦ和電源電壓Vdd的值相等。當(dāng)clk2為低，clk1為高，clkb1為高，clkb2為低時(shí)，由于Cp1的耦合作用，Mb1由于柵電壓降低而截止；由于Cb1的耦合作用，M1的柵源電壓升高，大于閾值電壓而處于導(dǎo)通狀態(tài)，從而耦合電容Cp1被充電到電源電壓Vdd減去傳輸晶體管M1的漏源電壓降Vds。當(dāng)clk2為高，clk1為低，clkb1為低，clkb2為高時(shí)，V1端電壓將被耦合電容耦合到2Vdd-Vds，此時(shí)，Mb1導(dǎo)通，M1截止，Mb2截止，M2導(dǎo)通，這樣，耦合電容Cp2被充電到2Vdd-2Vds。依此工作過(guò)程，隨clkb1和clkb2交替變高，耦合電容Cpn也逐漸被充電到nVdd-nVds，而輸出端電壓將最終被充電到最大值(n+1)Vdd-nVds-Vt，Vt為NMOS晶體管的閾值電壓。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種適用于低電源電壓、普通CMOS工藝的高效率、低功耗的電荷泵電路，以提高電荷泵的應(yīng)用工藝范圍，并克服由于傳輸晶體管的體效應(yīng)引起的電荷泵效率降低等的不利因素。
本發(fā)明提出的高效率、低功耗電荷泵電路，由傳輸晶體管Mi1、柵壓自舉晶體管Mi2、襯底電壓切換晶體管Mi3和Mi4、級(jí)耦合主電容Cp以及柵電壓自舉電容Cib構(gòu)成，其中i指電荷泵的第i級(jí)。i一般為2-20，較常用的為i為5-15。所有晶體管均為低壓PMOS晶體管。除輸出級(jí)外，其他各級(jí)結(jié)構(gòu)均相同。其中傳輸晶體管Mi1的源級(jí)和漏級(jí)逐一連接起來(lái)，并最終連接到電源電壓Vdd和輸出電壓Vout兩端。圖5為低電源電壓的全PMOS高效低功耗電荷泵電路結(jié)構(gòu)圖。
本發(fā)明中，除第一級(jí)外，柵壓自舉晶體管Mi2的柵由本級(jí)的電壓輸入端控制，第一級(jí)自舉晶體管M12的柵極則由clk2控制，Mi2的漏端與本級(jí)的電壓輸出端連接，源端連在本級(jí)傳輸晶體管Mi1的柵上。襯底切換晶體管Mi3的漏端與本級(jí)電壓輸入端連接，源級(jí)與另一個(gè)襯底切換晶體管Mi4的源端連接，柵極則由本級(jí)的電壓輸出端控制；晶體管Mi4的漏端與本級(jí)的電壓輸出端連接，柵極由本級(jí)的電壓輸入端控制。每級(jí)所有晶體管的襯底都連接在一起，并與襯底切換晶體管Mi3和Mi4的源端相連。級(jí)耦合主電容Cp的一端分別連接到兩相不交疊時(shí)鐘信號(hào)clk1或clk2上，其中奇數(shù)級(jí)耦合主電容Cp的一端連接到clk1上，偶數(shù)級(jí)耦合主電容Cp的一端連接到clk2上，Cp的另一端分別依次連接到本級(jí)的輸出端。柵電壓自舉電容Cib的一端分別與本級(jí)傳輸晶體管的柵極相連接，另一端分別連接到兩相交疊時(shí)鐘信號(hào)clk3或clk4上，其中奇數(shù)級(jí)自舉電容Cib的另一端連接到clk3上，偶數(shù)級(jí)自舉電容Cib的另一端連接到clk4上。輸出級(jí)僅由傳輸晶體管M1和襯底切換晶體管M3和M4構(gòu)成，其連接關(guān)系與前級(jí)相應(yīng)晶體管的連接關(guān)系相同，傳輸晶體管接成二極管形式，即漏級(jí)和柵極相連。
圖6為應(yīng)用于本發(fā)明的四相時(shí)鐘的時(shí)序圖。clk1和clk2為占空比相同、相位相反、頻率相同的兩相不交疊時(shí)鐘信號(hào)，clk1、clk2驅(qū)動(dòng)電荷泵各級(jí)耦合主電容Cp；clk3和clk4是另外兩相占空比相同、相位相反、頻率相同的交疊時(shí)鐘信號(hào)，并保持與clk1和clk2固定的相位差，且占空比大于clk1、clk2的占空比。Clk3和clk4用于驅(qū)動(dòng)各級(jí)柵壓自舉電容Cib，從而提升傳輸晶體管的柵源電壓，減小傳輸晶體管漏源電壓降。


圖1為傳統(tǒng)的n級(jí)Dickson電荷泵電路示意圖。
圖2為應(yīng)用于傳統(tǒng)Dickson電荷泵的兩相不交疊時(shí)鐘信號(hào)的時(shí)序圖。
圖3為采用NMOS柵壓自舉結(jié)構(gòu)的電荷泵示意圖。
圖4為NMOS柵電壓自舉結(jié)構(gòu)電荷泵的四相時(shí)鐘時(shí)序圖。
圖5為低電源電壓的全PMOS高效低功耗電荷泵電路結(jié)構(gòu)圖。
圖6為應(yīng)用于本發(fā)明的四相時(shí)鐘的時(shí)序圖。
圖7為本發(fā)明在一般電路中的應(yīng)用實(shí)例。
圖中標(biāo)號(hào)1為壓控振蕩器(VCO)，2為四相時(shí)鐘發(fā)生電路，3為電荷泵電路。
具體實(shí)施例方式
下面通過(guò)實(shí)施例進(jìn)一步描述本發(fā)明。
實(shí)施例圖7所示為本發(fā)明在一般電路中的實(shí)施例。其中，VCO(壓控振蕩器(1))用于產(chǎn)生電荷泵所需的一定頻率的時(shí)鐘信號(hào)，F(xiàn)PCG(Four Phase Clock Generator四相時(shí)鐘發(fā)生電路(2))用于產(chǎn)生如圖6所示時(shí)序的四相時(shí)鐘，Charge Pump(電荷泵電路(3))即為本發(fā)明所示的電路，Rout和Cout是電荷泵需要驅(qū)動(dòng)的電阻負(fù)載和電容負(fù)載。
在本應(yīng)用實(shí)施例中，本發(fā)明的電荷泵用于低功耗電可擦除只讀存儲(chǔ)器(EEPROM)中，需驅(qū)動(dòng)的電阻負(fù)載和電容負(fù)載分別為10兆歐姆和20皮法拉，要求輸出電壓達(dá)到15V以上。選擇電荷泵各參數(shù)如下，時(shí)鐘頻率為2Mhz，級(jí)數(shù)n取12，耦合主電容Cp取2.7pf，自舉電容Cib取0.1pf，傳輸晶體管Mi1的寬長(zhǎng)比取l0um/0.5um，各級(jí)襯底切換晶體管和自舉晶體管的尺寸為0.8um/0.5um。
在本實(shí)施例中，需要高壓產(chǎn)生時(shí)，壓控振蕩器(VCO)開(kāi)始工作，在一定電壓的控制下，產(chǎn)生占空比為50％的符合條件的2Mhz的時(shí)鐘信號(hào)，同時(shí)四相時(shí)鐘發(fā)生電路在時(shí)鐘信號(hào)的驅(qū)動(dòng)下產(chǎn)生如圖6所示時(shí)序關(guān)系的四相時(shí)鐘，驅(qū)動(dòng)電荷泵開(kāi)始工作，對(duì)于第一級(jí)電路，在一個(gè)時(shí)鐘周期內(nèi)，clk1為低，Cp作為耦合電容使V1點(diǎn)電壓降低，之后clk2升高，M12管截止，Δt時(shí)間后，clk3降低，則M11管的柵壓降低，M11導(dǎo)通且工作在線性區(qū)，電荷從輸入端Vad傳輸?shù)絍1端。此時(shí)，clk2和clk4為高，第二級(jí)的M21管柵電壓升高，同時(shí)M22管導(dǎo)通，給M21的柵充電，使得晶體管M21截止。當(dāng)傳輸達(dá)到穩(wěn)態(tài)后，clk3首先變高，使M11截止，其次clk2、clk1、clk4相繼反相。當(dāng)clk4為低電平時(shí)，耦合第二級(jí)傳輸管M21的柵為低，M21管導(dǎo)通且工作在線性區(qū)，向輸出端傳送電荷，此時(shí)，clk1為高，恰好關(guān)斷本級(jí)的M22自舉晶體管。隨著四相時(shí)鐘的交替變化，在大于300us的建立時(shí)間后，第n級(jí)的耦合電容Cp逐漸被充電到穩(wěn)定高壓。
在電荷泵一個(gè)工作周期內(nèi)，clk1為低、clk2為高時(shí)，奇數(shù)級(jí)輸出電壓略低于偶數(shù)級(jí)輸出電壓，奇數(shù)級(jí)Mi4截止，Mi3管處于弱導(dǎo)通；偶數(shù)級(jí)Mi3截止，Mi4處于弱導(dǎo)通，則各PMOS晶體管襯底均連接到漏源端的高電平，即偶數(shù)級(jí)輸出結(jié)點(diǎn)；反之，clk1為高、clk2為低時(shí)，各PMOS晶體管襯底仍連接高電平，即奇數(shù)級(jí)輸出結(jié)點(diǎn)。這樣電荷泵不管工作在時(shí)鐘的什么相位下，所有PMOS晶體管的襯底都始終處于高電平，完全消除了PMOS體效應(yīng)的影響，從而大大提高了電荷泵的轉(zhuǎn)換效率。
權(quán)利要求
1.一種高效低電荷泵電路，其特征在于由傳輸晶體管Mi1、柵壓自舉晶體管Mi2、襯底電壓切換晶體管Mi3和Mi4、級(jí)耦合主電容Cp以及柵電壓自舉電容Cib構(gòu)成，i指電荷泵的第i級(jí)，i為2-20；所有晶體管均為低壓PMOS晶體管；除輸出級(jí)外，其他各級(jí)結(jié)構(gòu)均相同；其中傳輸晶體管Mi1的源級(jí)和漏級(jí)逐一連接起來(lái)，并最終連接到電源電壓Vdd和輸出電壓Vout兩端。
2.根據(jù)權(quán)利要求1所述的高效低電荷電路，其特征在于柵壓自舉晶體管Mi2的柵由本級(jí)的電壓輸入端控制，第一級(jí)自舉晶體管Mi2的柵極則由clk2控制，Mi2的漏端與本級(jí)的電壓輸出端連接，源端連在本級(jí)傳輸晶體管Mi1的柵上；襯底切換晶體管Mi3的漏端與本級(jí)電壓輸入端連接，源級(jí)與另一個(gè)襯底切換晶體管Mi4的源端連接，柵極則由本級(jí)的電壓輸出端控制；晶體管Mi4的漏端與本級(jí)的電壓輸出端連接，柵極由本級(jí)的電壓輸入端控制；每級(jí)所有晶體管的襯底都連接在一起，并與襯底切換晶體管Mi3和Mi4的源端相連；級(jí)耦合主電容Cp的一端分別連接到兩相不交疊時(shí)鐘信號(hào)clk1或clk2上，其中奇數(shù)級(jí)耦合主電容Cp的一端連接到clk1上，偶數(shù)級(jí)耦合主電容Cp的一端連接到clk2上，Cp的另一端分別依次連接到本級(jí)的輸出端；柵電壓自舉電容Cib的一端分別與本級(jí)傳輸晶體管的柵極相連接，另一端分別連接到兩相交疊時(shí)鐘信號(hào)clk3或clk4上，其中奇數(shù)級(jí)自舉電容Cib的另一端連接到clk3上，偶數(shù)級(jí)自舉電容Cib的另一端連接到clk4上。
3.根據(jù)權(quán)利要求2所述的高效低電荷電路，其特征在于輸出級(jí)僅由傳輸晶體管M1和襯底切換晶體管M3和M4構(gòu)成，其連接關(guān)系與前級(jí)相應(yīng)晶體管的連接關(guān)系相同，傳輸晶體管接成二極管形式。
全文摘要
本發(fā)明屬于模擬集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體為一種適用于低電源電壓的高效低功耗電荷泵電路。它由低壓PMOS晶體管組成，每一級(jí)電路結(jié)構(gòu)相同，兩個(gè)附加的PMOS晶體管用于控制本級(jí)所有晶體管的襯底電壓，第三個(gè)附加的PMOS晶體管用于提升本級(jí)傳輸晶體管的柵源電壓差。本電路輸出電壓隨電荷泵級(jí)數(shù)的增加而線性增加，不受晶體管襯偏電壓的影響。本發(fā)明能夠大大提高電荷泵的輸出電壓，提高電荷泵的效率。
文檔編號(hào)H02M3/07GK1773822SQ20051002987
公開(kāi)日2006年5月17日 申請(qǐng)日期2005年9月22日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者閆娜, 閔昊 申請(qǐng)人:復(fù)旦大學(xué)