分段式npn垂直雙極晶體管的制作方法
【專利摘要】在所描述的實例中，一種分段式雙極晶體管(100)包含半導體表面(106)中的p?基極，其包含至少一個p?基極指狀物(140)，所述p?基極指狀物(140)具有包含接觸所述p?基極指狀物(140)的所述半導體表面上的硅化物層(159)的基極金屬線的基極金屬/硅化物堆疊。n+掩埋層(126)在所述p?基極之下。集電極包含n+沉降區(qū)(115)，其從所述半導體表面延伸到所述n+掩埋層(126)，其包含具有集電極金屬/硅化物堆疊的集電極指狀物，所述集電極金屬/硅化物堆疊包含接觸所述集電極指狀物的所述半導體表面上的硅化物層的集電極金屬線。n+射極(150)具有至少一個射極指狀物，其包含接觸所述射極指狀物的所述半導體表面上的所述硅化物層(159)的射極金屬/硅化物堆疊。所述射極金屬/硅化物堆疊和/或集電極金屬/硅化物堆疊包含具有間隙(150c)的分段，其切割金屬線和/或所述堆疊的所述硅化物層。
【專利說明】
分段式NPN垂直雙極晶體管
技術(shù)領(lǐng)域
[0001]本發(fā)明大體涉及半導體裝置結(jié)構(gòu)，且更特定來說，涉及具有用于提升晶體管的靜電放電容差的結(jié)構(gòu)的垂直雙極晶體管。
【背景技術(shù)】
[0002]雙極結(jié)晶體管是由一對P-N結(jié)形成的有源半導體裝置，其包含射極-基極結(jié)及集電極-基極結(jié)。NPN雙極結(jié)晶體管具有薄的P型材料區(qū)域，其在提供射極及集電極區(qū)域的η型材料的兩個區(qū)域之間提供基極區(qū)域。PNP雙極結(jié)晶體管具有薄的η型材料區(qū)域，其在構(gòu)成射極及集電極區(qū)域的P型材料的兩個區(qū)域之間提供基極區(qū)域。由跨越射極-基極結(jié)所施加的電壓控制在集電極區(qū)域與射極區(qū)域之間產(chǎn)生電流流動的電荷載子的移動。
[0003]出于對其它裝置的靜電放電(ESD)保護，常規(guī)垂直NPN雙極裝置通常包含與η+沉降區(qū)擴散一起的η+掩埋層(NBL)，其作為每一裝置帶狀物(或指狀物)中的集電極以提供低電阻路徑以將ESD撞擊誘發(fā)的電流載送回到襯底的頂部表面(例如，頂部硅表面KBiCMOS技術(shù)通常使用具有NBL的垂直NPN晶體管作為集電極及深η+沉降區(qū)擴散以形成用于ESD保護電路的電流返回路徑。

【發(fā)明內(nèi)容】

[0004]靜電放電(ESD)保護電路包含具有η+掩埋層(NBL)的垂直NPN晶體管裝置，其作為集電極及深η+沉降區(qū)擴散以形成電流返回路徑。針對簡短(例如，100ns)的傳輸線脈沖(TLP)脈沖，此類ESD電路在ESD事件期間展示良好的電流處理性能。然而，在較長的TLP脈沖長度(例如，500ns)處，ESD誘發(fā)的電流流動導致細絲形成于垂直NPN裝置的晶體管中，因此裝置在相對較低的電流下可能經(jīng)歷熱故障。此外，甚至對于可能無需形成細絲來傳導較大量的電流的簡短的TLP脈沖，NPN晶體管的電壓根據(jù)電流電平而上升及下降，因此裝置為不良的電壓鉗。此類裝置不能按比例調(diào)整(例如，500ns)到用于系統(tǒng)級ESD保護(例如，用于汽車應(yīng)用)的較長的ESD脈沖。
[0005]在所描述的實例中，“分段式”垂直NPN雙極晶體管有助于通過防止部分橫向傳導路徑、通過將附加電阻引入到側(cè)向電流流動路徑來防止ESD事件期間電流流動的細絲形成。本文中所使用的分段是指將給定晶體管端子指狀物(或帶狀物)(例如，射極或集電極)的硅化物堆疊(金屬/硅化物堆疊)上的金屬“打破”或“切割”成多個片段，不論整體裝置可包含具有單個或多個端子指狀物的單個NPN晶體管還是各自具有單個或多個端子指狀物的一陣列NPN指狀物。
【附圖說明】
[0006]圖1A是根據(jù)實例實施例的具有切割的實例單個指狀物分段式NPN雙極晶體管的觸點處的透視橫截面視圖，其中所得間隙在射極指狀物上的金屬/硅化物堆疊的金屬線及硅化物層兩者中。
[0007]圖1B是根據(jù)實例實施例的具有切割的實例多指狀物分段式垂直NPN雙極晶體管的觸點處的透視橫截面視圖，其中所得間隙通過射極指狀物中的一者上的金屬/硅化物堆疊的金屬線及硅化物層及一對切割形成通過集電極帶狀物上的金屬線及硅化物層的間隙。
[0008]圖2A是描繪ESD撞擊之后的電流細絲形成的常規(guī)雙極晶體管陣列的示意圖。
[0009]圖2B是根據(jù)實例實施例的圖2A中的晶體管陣列的示意圖，所述晶體管陣列具有來自閉塞硅化物層及金屬切割的附加電阻以在ESD撞擊期間通過陣列將附加電阻(展示為辦)提供于橫向電流流動的路徑中，具有任選射極負反饋電阻器(展示為R2)。
[0010]圖3說明根據(jù)實例實施例的ESD保護的集成電路(IC)的高級描繪，所揭示的分段式雙極晶體管被并入到所述ESD保護的集成電路中以保護IC的一或多個端子。
[0011]圖4A描繪2個串聯(lián)連接的已知垂直NPN雙極晶體管晶體管在10ns及500ns的TLP脈沖寬度下用作參考/控制的ESD性能。
[0012]圖4B描繪根據(jù)實例實施例的2個串聯(lián)連接的所揭示的分段式NPN雙極晶體管晶體管在10ns的TLP脈沖寬度下的ESD性能。
[0013]圖4C描繪根據(jù)實例實施例的2個串聯(lián)連接的所揭示的分段式NPN雙極晶體管晶體管在500ns的TLP脈沖寬度下的ESD性能。
【具體實施方式】
[0014]圖1A是根據(jù)實例實施例的具有η+射極150(下文，射極150)中的切割的實例單個指狀物分段式NPN雙極晶體管(晶體管100)的觸點處的透視橫截面視圖，其中所得間隙150c在射極150上的金屬/硅化物堆疊的金屬線及硅化物層兩者中。間隙150c從觸點射極150的包含硅化物層片段15%上的金屬線片段170b的第二射極金屬/硅化物堆疊片段150b分段(分離)包含硅化物層片段159a上的金屬線片段170a的第一射極金屬/硅化物堆疊片段150a。金屬線在本文中大體被稱作金屬線170，除非使用后綴字母進行修飾。
[0015]盡管圖僅展示針對(例如)圖1A中所展示的每一金屬/硅化物堆疊的單一觸點，其通過填充有塞型金屬(例如，W) 157的電介質(zhì)層167到襯底105上的半導體表面106上的相應(yīng)的經(jīng)摻雜區(qū)域，每一金屬/硅化物堆疊通常具有多個此類觸點。此外，盡管在圖1A中展示單個間隙150c，但多個間隙為可能的，且所揭示的間隙可在射極指狀物、基極指狀物及集電極指狀物的金屬/硅化物堆疊中的一或多者中。
[0016]所揭示的經(jīng)摻雜硅或其它半導體(全部都并聯(lián)電連接)的正上方的金屬/硅化物堆疊的分段涉及:移除金屬切割之下的金屬線170及硅化物層159中的至少一者以提升由切割創(chuàng)建的間隙區(qū)域中的電阻。切割金屬線170且將金屬切割之下的硅化物層159留在金屬/硅化物堆疊中為所揭示的“弱”形式的分段，這是因為硅化物層仍提供相當?shù)偷碾娮杪窂?。相比之下，切割金屬線與下伏硅化物層159兩者(例如，使用硅化物塊(SiBLK))為相對“強”形式的分段，這是因為當除了其上的金屬線170外還切割硅化物層159時，迫使ESD誘發(fā)的電流在硅化物層159下方的經(jīng)摻雜硅或其它半導體中流動，所述電流通常具有高的多的電阻。
[0017]晶體管100為單個指狀物晶體管的實例，其是比以下各物更基本的晶體管布置:多指狀物晶體管(參見下文所描述的圖1B);及提供串聯(lián)連接的晶體管的多晶體管陣列，其中每一晶體管可具有多個指狀物(參見下文所描述的圖2B)。晶體管100包含襯底105，將其展示為具有半導體表面106的P-襯底，其可包含硅、硅鍺或其它半導體材料。一個特定布置是:包含襯底105上的硅/鍺(SiGe)的包含硅的半導體表面106。元件符號106a表示p-半導體表面106的頂部(頂部半導體表面106a)。
[0018]晶體管100包含η+沉降區(qū)擴散115，其耦合到n+BL(NBL)126，其提供用于在將晶體管100用作ESD保護裝置(參見下文所描述的圖3)時傳遞ESD誘發(fā)的電流的低電阻路徑。N+沉降區(qū)擴展115及NBL 126通常包含含磷物，而且也可包含其它η-摻雜物，例如，As或Sb。
[0019]晶體管100包含P-基極指狀物140及形成于P-基極指狀物140中的η+射極150。盡管展示單個射極指狀物，但所揭示的雙極晶體管可具有多個射極指狀物。P-基極指狀物140具有P+基極觸點147。射極150可包含含磷物、砷或銻。NBL 126在ρ-基極指狀物140之下。第二射極金屬/娃化物堆疊片段150b觸點射極150，而第一射極金屬/娃化物堆疊片段150a (包含硅化物層片段159a上的金屬線片段170a)由間隙150c與第一射極金屬/硅化物堆疊片段150a分尚。
[0020]電介質(zhì)層167包含到頂部半導體表面106a上的相應(yīng)觸點的側(cè)部。通過電介質(zhì)層167的觸點包含用于觸點P-半導體表面106及襯底105的到P+區(qū)域146的觸點、用于觸點ρ-基極指狀物140的到ρ+基極觸點147的觸點、到射極150的觸點及到η+沉降區(qū)擴散115的觸點。
[0021]可使用SiBLK過程提供間隙150c的區(qū)之上的硅化物層159的選擇性不存在，其涉及:留下層(通常是電介質(zhì)層)以防止所沉積的硅化物層接觸半導體表面?？蔁o需額外光掩模步驟，大體連同對觸點及SiBLK掩模的改變，由合適的金屬掩模提供金屬線170中的間隙。針對間隙150c的長度，在間隙150c之上不存在金屬線170及下伏硅化物層159迫使ESD誘發(fā)的電流(從正受保護的電路接收)進入射極150的表面，如與第一射極金屬/硅化物堆疊片段150a及第二射極金屬/硅化物堆疊片段150b相比，其可加入顯著的串聯(lián)電阻。
[0022]在一些設(shè)計中，也可將多指狀物單個晶體管描述為具有多個晶體管指狀物或被多指狀化。如本文中所使用的指定“多指狀物”是指裝置的基極、射極及任選的集電極擴散的配置。多指狀化裝置通常包含與多個基極擴散指狀物(或帶狀物)互相交叉的多個射極擴散指狀物(或帶狀物)?；ハ嘟徊娴牟贾酶倪M裝置的電流載送能力。在其它ESD保護電路設(shè)計中，用導線串聯(lián)連接晶體管的堆疊以增大操作電壓。全部這些晶體管排列可受益于所揭示的分段。
[0023]圖1B是根據(jù)實例實施例的具有切割的實例多指狀物分段式垂直NPN雙極晶體管180(晶體管180)的觸點處的透視橫截面視圖，其中所得間隙通過射極指狀物150d(三(3)個射極指狀物150d、150e及150f中的一者)上的金屬/硅化物堆疊的金屬線170及硅化物層159及一對切割形成通過集電極帶狀物上的金屬線及硅化物層的間隙115^及11512。使用圖1B的多指狀物結(jié)構(gòu)增加晶體管180的電流處理能力。
[0024]第一射極金屬/娃化物堆疊片段包含金屬線片段170di及娃化物片段159di，而第二射極金屬/娃化物堆疊片段包含由間隙150d3分離的金屬線片段170d2及娃化物片段159d2，間隙150d3通過金屬線及硅化物。將半導體表面106中的基極指狀物展示為148a、148b、148c及148d。由間隙115iLSll5iJ#n+沉降區(qū)擴散115的表面之上的集電極帶狀物切割成第一集電極帶狀物金屬/硅化物堆疊片段，其包含硅化物片段159h上的金屬線片段170h及包含硅化物片段159g上的金屬線片段170g的第二集電極帶狀物金屬/硅化物堆疊片段。
[0025]為實現(xiàn)圖1B的多指狀物結(jié)構(gòu)，可將射極(E)或基極(B)布置于裝置的中心處，且將基極或射極的對稱布置提供于中心射極或基極的兩側(cè)處，在表示為C/BE/BE...BE/B/C的形成中，其中C為具有η+沉降區(qū)擴散115表面的集電極，且由鄰近的E使用每一B。在2維中，C在結(jié)構(gòu)的兩個端處且圍繞結(jié)構(gòu)的外圍形成，其中兩個集電極由η+沉降區(qū)擴散115彼此連接到多指狀物結(jié)構(gòu)下方所形成的NBL 126及頂部半導體表面106a之上的集電極帶狀物。
[0026]盡管在圖1A及圖1B兩者中出于簡化起見展示為單個NPN雙極裝置，但典型的實用ESD保護應(yīng)用可使用所揭示的雙極晶體管的陣列，其提供串聯(lián)連接的晶體管(而非單個大面積雙極晶體管)以提供較高的擊穿電壓能力。
[0027]圖2A是描繪在被描繪為閃電的ESD撞擊之后的電流細絲形成的常規(guī)雙極晶體管陣列200的示意圖。全部電流流過第一行晶體管中的單個晶體管210及第二行晶體管中的單個晶體管220到接地，從而導致顯著地加熱電流流動路徑中的晶體管210及220。
[0028]圖2B是根據(jù)實例實施例的圖2A中的晶體管陣列的示意圖，所述晶體管陣列經(jīng)修改以提供所揭示的經(jīng)分段晶體管陣列250，其具有來自閉塞硅化物及所述經(jīng)閉塞硅化物之上的金屬切割的附加電阻以在ESD撞擊期間將附加電阻(展示為仏)提供于通過陣列的橫向電流流動路徑中，其中將任選射極負反饋電阻器展示為R2。展示射極負反饋電阻器他與有源區(qū)255的區(qū)域接觸(而非在電介質(zhì)層(例如，溝槽隔離或場電介質(zhì))之上)，其中所展示的晶體管也形成于有源區(qū)255的區(qū)域中。在一個實例中，射極負反饋電阻器R2包含η+經(jīng)參雜多晶硅電阻器。通過四個路徑中的每一者基本上相等地分布從ESD撞擊產(chǎn)生的電流，所述四個路徑通過接收ESD撞擊的節(jié)點(晶體管的頂行中的晶體管的集電極)與接地之間的經(jīng)串聯(lián)連接的所揭示的經(jīng)分段晶體管對。
[0029]在射極負反饋電阻器包含多晶硅的情況下執(zhí)行的一些ESD容差實驗中，形成于溝槽隔離之上的多晶硅電阻器在具有多晶硅射極負反饋電阻器正下方的有源區(qū)域(硅)的在另外方面相同的裝置之前出故障。在有源區(qū)域255(如圖2Β中所展示)正上方形成多晶硅(或有可能是其它)射極負反饋電阻器使晶體管更穩(wěn)固，此有可能歸因于有源區(qū)域充當“散熱片”以減小從傳導ESD脈沖產(chǎn)生的加熱。
[0030]通過添加與射極串聯(lián)的射極電阻器，將負反饋提供到晶體管以減小細絲形成的風險。所揭示的到電阻器仏的間隙經(jīng)定向至少實質(zhì)上平行于分段晶體管中的電流流動。如本文中所使用，實質(zhì)上平行意味著間隙能夠防止金屬和/或硅化物材料中的原本將存在于相鄰金屬/硅化物堆疊片段之間的橫向電流傳導。
[0031]圖3說明根據(jù)實例實施例的IC300的構(gòu)造的高級描繪，其中所揭示的分段式雙極晶體管100(充當ESD保護裝置)被并入于IC 300的構(gòu)造中以保護IC的一或多個端子。圖3中的相應(yīng)分段式雙極晶體管100的頂部處所指示的“Τ”表示由合適的觸發(fā)器電路所提供的輸入。
[0032]IC 300包含功能電路324，其為實現(xiàn)及實施IC 300的所要功能性(例如，數(shù)字IC(例如，數(shù)字信號處理器)或模擬IC(例如，放大器或功率轉(zhuǎn)換器)的功能性)的集成電路。由IC300所提供的功能電路的能力可(例如)從簡單裝置到復(fù)雜裝置的范圍而變化。含于功能電路324內(nèi)的特定功能性對所描述的實例不重要。
[0033]IC 300還包含數(shù)個外部端子，功能電路324通過所述外部端子實施其功能。在圖3中說明那幾個外部端子。端子的數(shù)目及其功能也可以廣泛地變化。在圖3的實例IC 300中，所展示的兩個端子作為共同輸入及輸出端子(I/O)操作，如所屬領(lǐng)域中眾所周知，功能電路324可通過所述輸入及輸出端子接收傳入信號且可產(chǎn)生輸出。圖3還展示用于IC的專用輸入端子IN及專用輸出端子OUT。還將端子IN及OUT連接到功能電路324。在此實例中，電力供應(yīng)器端子Vdd接收正電力供應(yīng)器電壓，而提供接地端子Vss以接收參考電壓(例如，系統(tǒng)接地)。盡管未展示，但連接到ESD保護裝置100的接地耦合到VSS，例如，以電阻方式耦合或短接在一起。
[0034]IC 300包含連接到其端子中的每一者的所揭示的分段式雙極晶體管100的例子。每一分段式雙極晶體管100被連接到與功能電路324并聯(lián)的其對應(yīng)端子。分段式雙極晶體管100還被連接到電力供應(yīng)器及與功能電路324并聯(lián)的參考電壓端子VDD、VSS。然而，在一些應(yīng)用中，受保護的裝置的一些引腳(例如，二極管保護的電力供應(yīng)器引腳)將為自保護的。還可保護引腳免受不同等級的ESD撞擊(例如，人體模型(HBM)、充電裝置模型(CDM)及IEC)影響。
[0035]在至少一個實例中，圖4A描繪2個串聯(lián)連接的已知垂直NPN雙極晶體管在10ns及500ns的TLP脈沖寬度(用作基線參考/控ffjij)下的ESD性能。圖4A的已知NPN雙極晶體管針對短(10ns)TLP脈沖展示相當良好的電流處理性能，但在較長脈沖長度(例如，所展示的500ns)下，在IAmp下方發(fā)生故障，其中所誘發(fā)的電流流動很有可能形成細絲，使裝置經(jīng)歷熱故障。甚至對于可在無故障的情況傳導相對較大量的電流的10ns的TLP脈沖，已知垂直NPN雙極晶體管的電壓根據(jù)電流上升及下降，因此此裝置既不是可靠的電壓鉗，也不能按比例調(diào)整到用于系統(tǒng)級ESD測試的較長脈沖。
[0036]圖4B及圖4C描繪根據(jù)實例實施例的2個串聯(lián)連接的所揭示的分段式NPN雙極晶體管晶體管分別在10ns及500ns的TLP脈沖寬度下的ESD性能。所揭示的分段式NPN雙極晶體管包含射極及具有大約0.44歐姆的電阻的η+多晶硅射極負反饋電阻器中的分段。在圖4C的實例中，所揭示的分段式NPN雙極晶體管改進500ns的TLP穩(wěn)固性超過已知參考(如上文所指出，在IAmp下發(fā)生故障)大致一數(shù)量級。雖然鉗行為仍然稍微不理想(某一電壓變化)，但所揭示的分段NPN雙極晶體管將為用于較高性能系統(tǒng)級ESD測試的良好候選。
[0037]所描述的實例的優(yōu)點包含無需使用新的光掩模過程步驟的實施方案。在一個應(yīng)用中，可由掩模改變獨立修改現(xiàn)有BiCMOS裝置以支持更嚴格的ESD脈沖測試。針對汽車及具有系統(tǒng)級ESD測試要求的其它高電壓應(yīng)用，期望所揭示的分段式雙極晶體管實現(xiàn)較低成本的較高性能解決方案。
[0038]所描述的實例在形成半導體裸片中是有用的，所述半導體裸片可被集成到多種組裝流程中以形成多種不同裝置及有關(guān)產(chǎn)品。半導體裸片可包含在其中的各種元件和/或其上的層，所述層包含阻擋層、電介質(zhì)層、裝置結(jié)構(gòu)、有源元件，及包含源極區(qū)域、漏極區(qū)域、位線、基極、射極、集電極、導電線及導電通孔的無源元件。此外，半導體裸片可從多種工藝形成，包含雙極絕緣柵極雙極晶體管(IGBT)、CMOS、BiCMOS及MEMS。
[0039]在所描述的實施例中，修改是可能的，且在權(quán)利要求書的范圍內(nèi)，其它實施例是可能的。
【主權(quán)項】
1.一種分段式雙極晶體管，其包括: 襯底，其具有半導體表面； 所述半導體表面中的P-基極，其包含至少一個P-基極指狀物，所述P-基極指狀物包含基極金屬/硅化物堆疊，所述基極金屬/硅化物堆疊包含接觸所述P-基極指狀物的所述半導體表面上的硅化物層的基極金屬線； Π+掩埋層，其在所述半導體表面中的所述P-基極之下； 集電極，其包含橫向于所述P-基極、從所述半導體表面延伸到所述η+掩埋層的η+沉降區(qū)擴散，其包含集電極指狀物，所述集電極指狀物包含集電極金屬/硅化物堆疊，所述集電極金屬/硅化物堆疊包含接觸所述集電極指狀物的所述半導體表面上的硅化物層的集電極金屬線；以及 所述P-基極的部分內(nèi)的η+射極，其包含至少一個射極指狀物，所述射極指狀物包含射極金屬/硅化物堆疊，所述射極金屬/硅化物堆疊包含接觸所述射極指狀物的所述半導體表面上的硅化物層的射極金屬線； 其中所述射極金屬/硅化物堆疊包含分段，所述分段包含在所述射極的所述半導體表面上的所述射極金屬線中或所述硅化物層中的射極間隙，或所述集電極金屬/硅化物堆疊包含分段，所述分段包含在所述集電極指狀物的所述半導體表面上的所述集電極金屬線中或所述硅化物層中的集電極間隙。2.根據(jù)權(quán)利要求1所述的晶體管，其中所述射極間隙通過所述射極的所述半導體表面上的所述射極金屬線與所述硅化物層兩者，所述射極的所述半導體表面位于所述射極金屬線中的所述射極間隙下以用于迫使電流流過所述射極間隙到所述射極的所述半導體表面中。3.根據(jù)權(quán)利要求2所述的晶體管，其中所述集電極間隙在所述集電極的所述半導體表面上的所述集電極金屬線與所述硅化物層兩者中，所述集電極的所述半導體表面位于所述集電極金屬線中的所述集電極間隙下以用于迫使電流流過所述集電極間隙到所述集電極的所述半導體表面中。4.根據(jù)權(quán)利要求1所述的晶體管，其中所述至少一個基極指狀物包含多個基極指狀物，且所述至少一個射極指狀物包含與所述多個基極指狀物互相交叉的多個所述射極指狀物。5.根據(jù)權(quán)利要求1所述的晶體管，其進一步包括與所述射極串聯(lián)的射極負反饋電阻器。6.根據(jù)權(quán)利要求5所述的晶體管，其中所述射極負反饋電阻器包含經(jīng)摻雜的多晶硅，其與所述半導體表面上的有源區(qū)的區(qū)域直接接觸。7.根據(jù)權(quán)利要求1所述的晶體管，其進一步包括串聯(lián)堆疊的所述分段式雙極晶體管的陣列，其中所述分段經(jīng)定位以通過所述陣列將電阻添加到橫向電流流動路徑。8.根據(jù)權(quán)利要求1所述的晶體管，其中所述半導體表面包含硅。9.根據(jù)權(quán)利要求1所述的晶體管，其中所述半導體表面包含硅/鍺，且所述襯底包含硅。10.—種集成電路1C，其包括: 襯底，其具有半導體表面； 使用所述半導體表面形成的功能電路，其經(jīng)配置以實現(xiàn)及實施具有包含至少第一端子及接地端子的多個端子的功能性； 至少一個分段式雙極晶體管，其被配置為用于所述IC的形成于所述半導體表面中的靜電放電ESD保護裝置，所述分段式雙極晶體管包含: 所述半導體表面中的P-基極，其包含至少一個P-基極指狀物，所述P-基極指狀物包含基極金屬/硅化物堆疊，所述基極金屬/硅化物堆疊包含接觸所述P-基極指狀物的所述半導體表面上的硅化物層的基極金屬線； η+掩埋層，其在所述半導體表面中的所述P-基極之下； 集電極，其包含橫向于所述P-基極、從所述半導體表面延伸到所述η+掩埋層的η+沉降區(qū)擴散，其包含集電極指狀物，所述集電極指狀物包含集電極金屬/硅化物堆疊，所述集電極金屬/硅化物堆疊包含接觸所述集電極指狀物的所述半導體表面上的硅化物層的集電極金屬線;及 所述P-基極的部分內(nèi)的η+射極，其包含至少一個射極指狀物，所述射極指狀物包含射極金屬/硅化物堆疊，所述射極金屬/硅化物堆疊包含接觸所述射極指狀物的所述半導體表面上的硅化物層的射極金屬線； 其中所述射極金屬/硅化物堆疊包含分段，所述分段包含在所述射極的所述半導體表面上的所述射極金屬線中或所述硅化物層中的射極間隙，或所述集電極金屬/硅化物堆疊包含分段，所述分段包含在所述集電極指狀物的所述半導體表面上的所述集電極金屬線中或所述硅化物層中的集電極間隙。11.根據(jù)權(quán)利要求10所述的1C，其中所述射極間隙通過在所述射極的所述半導體表面上的所述射極金屬線與所述硅化物層兩者，所述射極的所述半導體表面位于所述射極金屬線中的所述射極間隙下以用于迫使電流流過所述射極間隙到所述射極的所述半導體表面中。12.根據(jù)權(quán)利要求11所述的1C，其中所述集電極間隙在所述集電極的所述半導體表面上的所述集電極金屬線與所述硅化物層兩者中，所述集電極的所述半導體表面位于所述集電極金屬線中的所述集電極間隙下以用于迫使電流流過所述集電極間隙到所述集電極的所述半導體表面中。13.根據(jù)權(quán)利要求11所述的1C，其中所述至少一個基極指狀物包含多個基極指狀物，且所述至少一個射極指狀物包含與所述多個基極指狀物互相交叉的多個所述射極指狀物。14.根據(jù)權(quán)利要求10所述的1C，其進一步包括與所述射極串聯(lián)的射極負反饋電阻器。15.根據(jù)權(quán)利要求14所述的1C，其中所述射極負反饋電阻器包含經(jīng)摻雜的多晶硅，其與所述半導體表面上的有源區(qū)的區(qū)域直接接觸。16.根據(jù)權(quán)利要求10所述的1C，其中所述分段式雙極晶體管包含串聯(lián)堆疊的所述分段式雙極晶體管的陣列，且所述分段經(jīng)定位以將電阻添加到通過所述陣列的橫向電流流動路徑。17.根據(jù)權(quán)利要求10所述的IC，其中所述半導體表面包含硅。18.根據(jù)權(quán)利要求10所述的1C，其中所述半導體表面包含硅/鍺，且所述襯底包含硅。
【文檔編號】H01L29/73GK106030808SQ201580009877
【公開日】2016年10月12日
【申請日】2015年3月23日
【發(fā)明人】亨利·利茨曼·愛德華茲, 阿克拉姆·A·薩勒曼, Md·伊克巴勒·馬哈茂德
【申請人】德州儀器公司