具有低k互連的邏輯裝置的整合式磁性隨機存取記憶體的制作方法

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具有低k互連的邏輯裝置的整合式磁性隨機存取記憶體的制作方法
【專利摘要】本發(fā)明涉及具有低k互連的邏輯裝置的整合式磁性隨機存取記憶體。具體揭示一種裝置及形成裝置的方法。該方法包括設置一基板與一在該基板的第一、第二及第三區(qū)域上的第一上介電層。該第一上介電層在該第一及第二區(qū)域中包含一具有多個金屬線路的第一上互連層。MRAM記憶胞包含一夾在頂端及底端電極之間的MTJ組件并形成在第二區(qū)域中。底端電極直接接觸至第二區(qū)域的第一上互連層中的金屬線路。介電層包含一在第一區(qū)域中具有雙鑲崁互連且在第二區(qū)域中具有鑲崁互連的第二上互連層，并設置于第一上互連層上。第一區(qū)域中的雙鑲崁互連耦接至第一區(qū)域中的金屬線路，而第二區(qū)域中的鑲崁互連耦接至MTJ組件。
【專利說明】具有低k互連的還輯裝置的整合式磁性隨機存取巧憶體
[0001] 相關申請案參考文件
[0002] 本申請案主張基于2015年3月12日所提出的美國專利臨時申請案第62/132,463號及于2016年3月8日所提出的美國專利申請案第15/063,544號的優(yōu)先權，并在此基于所有目的將其全部并入本文中W供參考。
技術領域
[0003] 本發(fā)明設及整合式磁性隨機存取記憶體。
【背景技術】
[0004] 磁性隨機存取記憶體(magnetic random access memory,MRAM)為一種非揮發(fā)式的隨機存取記憶體，在近年來逐漸受到普遍采用W取代動態(tài)隨機存取記憶體（dynamic random access memory,DRAM)、靜態(tài)隨機存取記憶體（static random access memory, SRAM)、W及快閃記憶體（flash) eMRAM例如包含磁穿隧接面(magnetic 1:unnel化nction, MTJ)組件，從而可藉由磁的極化作用W儲存資料。MRAM裝置例如包含具有多個磁性層的MTJ 堆找層。運些MTJ堆找層通常是連接至階間介電層（interlevel dielectric，ILD)中的互連 (interconnect)。然而，MTJ堆找層具有不透光的性質。因此，當多個MTJ堆找層在使用光刻與蝕刻技術W進行圖案化時，圖案化的MTJ堆找層可能會由于MTJ堆找的不透光金屬層的緣故而無法對齊至下方的互連結構，因而導致其無法禪接至下方的互連結構。此情況即可能導致MRAM裝置無法運作。此外，MRAM記憶胞(cell)通常在記憶體裝置的制程中會整合其它各式各樣的邏輯閩及電子組件，例如電阻、電容、金屬線等等。有鑒于此，需要MRAM記憶胞的制程可高度相容至邏輯電路制程，并且需求一種方法可使用更少數(shù)量的掩模(mask),即可在單一忍片或IC上將MRAM組件整合至具有低k(low-k)互連的邏輯裝置，從而可提供一種妥善、簡化及具有成本效益的制程。

【發(fā)明內容】

[0005] 本案所掲露的實施例基本上是有關于半導體裝置及形成半導體裝置的方法。一方面，掲露一種形成裝置的方法，該方法包括設置一定義有至少第一、第二及第=區(qū)域的基板;于該基板的第一、第二及第=區(qū)域上設置一第一上介電層，該第一上介電層在該第一及第二區(qū)域中包含一具有多個金屬線路的第一上互連層;在該第二區(qū)域中形成一磁性隨機存取(MRAM)記憶胞，該MRAM記憶胞包含一夾在該第一上介電層上的頂端及底端電極之間的磁穿隧接面(MTJ)組件，該底端電極直接接觸至該第二區(qū)域的該第一上互連層中的該金屬線路;設置一介電層在該第一、第二及第=區(qū)域上并覆蓋該第一上介電層，該介電層包含一第二上互連層，其在該第一區(qū)域具有一雙鑲扶互連，且在該第二區(qū)域具有一鑲扶互連，該第一區(qū)域中的該雙鑲扶互連形成于且禪接至該第一區(qū)域中的該金屬線路，而該第二區(qū)域中的該鑲扶互連禪接至該MTJ組件。
[0006] 另一方面，掲露一種裝置。該裝置包含一基板，其定義有至少第一、第二及第=區(qū) 域;一第一上介電層，其設置于該基板的該第一、第二及第=區(qū)域上，該第一上介電層在該第一及第二區(qū)域中包含一具有多個金屬線路的第一上互連層;一磁性隨機存取(MRAM)記憶胞，其設置于該第二區(qū)域中，該MRAM記憶胞包含一夾在該第一上介電層上的頂端及底端電極之間的磁穿隧接面(MTJ)組件，該底端電極直接接觸至該第二區(qū)域的該第一上互連層中的該金屬線路;一介電層，其設置在該第一、第二及第=區(qū)域上并覆蓋該第一上介電層，該介電層包含一第二上互連層，其在該第一區(qū)域具有一雙鑲扶互連，且在該第二區(qū)域具有一鑲扶互連，該第一區(qū)域中的該雙鑲扶互連設置于且禪接至該第一區(qū)域中的該金屬線路，而該第二區(qū)域中的該鑲扶互連禪接至該MTJ組件。
[0007] 本說明書所掲露的實施例的優(yōu)點及技術特點可參考W下的說明及所附圖式得到充分的了解。另外，此處需了解的是，本說明書所說明的各個實施例的技術特點并非是互斥的，而是可存在于各種不同的組合及排列。
【附圖說明】
[0008] 于圖式中，相同的標號在不同的視圖中基本上是代表相同的構件。又，圖式并不一定是按實際尺寸的比例繪制，而是主要用來圖解說明本案所掲露的發(fā)明的技術原理。在W 下的說明中，本案所掲露的發(fā)明的各個實施例的說明參照W下的圖式：
[0009] 圖1為一簡化的示意圖，用W顯示一個示例的光刻系統(tǒng)的一部分；
[0010] 圖2為一簡化的平面示意圖，用W顯示一個具體實施例的半導體晶圓的一部分；
[0011] 圖3為一簡化的平面示意圖，用W顯示晶圓曝光用的一個具體實施例的十字式掩模的一部分；
[0012] 圖4a為一剖面示意圖，用W顯示一個具體實施例的裝置的邏輯和記憶體區(qū)域；而圖4b為一放大的剖面示意圖，用W顯示該裝置的邏輯和記憶體區(qū)域部分W及割線區(qū)域；
[0013] 圖5a為一剖面示意圖，用W顯示另一個具體實施例的裝置的邏輯和記憶體區(qū)域；而圖5b為一放大的剖面示意圖，用W顯示該裝置中的邏輯和記憶體區(qū)域部分W及割線區(qū) 域；
[0014] 圖6a-圖6m為剖面示意圖，用W顯示一個具體實施例中用W形成裝置的制程；
[0015] 圖7a-圖7d為剖面示意圖，用W顯示另一個具體實施例中用W形成裝置的制程；W 及
[0016] 圖8a-圖8b為剖面示意圖，用W顯示再另一個具體實施例中用W形成裝置的制程。
【具體實施方式】
[0017] 本案所掲露的實施例基本上是有關于在集成電路（IC)中使用更少數(shù)量的掩模W 將記憶體裝置整合至邏輯裝置的制程技術。此記憶體裝置可例如為一種自旋轉移矩磁性隨機存取記憶體（spin transfer torque ma邑netic random access memory,STT-MRAM)裝置，且此記憶體裝置具有磁穿隧接面(MTJ)組件的記憶體記憶胞(memory cell)。但也可適用于其它適當種類的記憶體裝置。此種記憶體裝置連同邏輯組件基本上是使用任何適當?shù)?技術等級（包含但不限于2加 m的制程技術等級），且其中的后段導線（back-end-of-line， BEOL)制程是使用低k介電層（low-k dielectric layer)。低k介電層可降低寄生電容，因而可提供更快的切換速度及更好的散熱效果，并且適當使用在尺寸更小的裝置。此記憶體裝置連同邏輯組件可整合至單獨的記憶體裝置，包含但不限于USB或其它型式的可攜式存儲單元，或是微控制器或系統(tǒng)單忍片（system on chip,SoC)等類型的集成電路，但并不限于 W上例舉的項目。此些裝置或IC可例如為整合于或使用在消費性電子產品或有關其它型式的裝置。
[0018] 圖IW簡化方式顯示一個示例的光刻系統(tǒng)101的一部分，用于圖案化晶圓W形成例如各種電路組件等特征。此光刻系統(tǒng)101例如包含曝光、光束成形、W及發(fā)光子系統(tǒng)(未顯示于圖式）。曝光子系統(tǒng)例如包括一個曝光用的光源，可用W產生電磁幅射(electromagnetic radiation,EMR)。于一個實施例中，此EMR電磁幅射是用于極紫外線（extreme ultra- Violet，EUV)的光刻。此EMR電磁幅射通過光束成形子系統(tǒng)，且此子系統(tǒng)包括一準直器 (CO 11 imator)和一單色儀(monoc虹omator)，從而產生一個EMR電磁幅射光束，例如EMR操作光束化MR operating beam)。此EMR操作光束通過發(fā)光子系統(tǒng)（illumination sub? system),此發(fā)光子系統(tǒng)例如包括反光鏡及 / 或透鏡。此發(fā)光子系統(tǒng)可將 EMR 操作光束 102 導引至一個具有預定的圖案(如掩模圖案)的掩?；蚴质窖谀?reticle)104。
[0019] 于一個實施例中，十字式掩模為透光式掩模，例如十字式掩模可讓EMR操作光束從其中通過，而通過的EMR操作光束106即具有一個由該十字式掩模的圖案所定義的圖案化光束。但其也可使用其它型式的十字式掩模，例如反射式的十字式掩模。此種反射式的十字式掩模例如可將EMR操作光束反射W產生一個反射的圖案化光束。
[0020] 此圖案化光束被投影至晶圓111上。于一個實施例中，此晶圓是置放于一個移動平臺（translation stage)117上。于一個實施例中，此圖案化光束藉由一個投影子系統(tǒng)109 投影至此晶圓上。此投影子系統(tǒng)可包括反射鏡及/或透鏡，用W將該圖案化光束投影至該晶圓的一個部分上。此晶圓包括一光阻層115,且此光阻層115被該圖案化光束曝光。例如，該圖案化光束的影像被成像至光阻層上。此圖案化光束因而將該晶圓的一部分曝光而形成該十字式掩模所定義的影像。曝光部分對應至一個裝置區(qū)域，也就是用W形成一個裝置的區(qū) 域。在此部分曝光之后，平臺即移動W對晶圓的下一個部分進行曝光程序。曝光程序重復進行，直到整個的晶圓都完成曝光為止。晶圓的處理也可使用其它種類的光刻或轉印系統(tǒng)。
[0021] 于晶圓完成曝光程序之后，光阻作用即將十字式掩模所定義的圖案轉移至光阻層。此光阻層的下方可設置一個抗反射的涂布層(anti-ref Iecti ve coating ,ARC)，藉此增加光刻程序的分辨率。圖案化的光阻層可作為一個蝕刻掩模(etch mask)。此蝕刻掩?？衫?如應用于非等向性蝕刻程序（anisotropic etch)，例如反應式離子蝕刻程序(reactive ion etch,RIE)，W圖案化晶圓。視制程的階段而定，蝕刻程序可用W蝕刻一個裸(bare)晶圓、晶圓上的某一個層、或晶圓上的多個層。
[0022] 晶圓的處理完成之后，晶圓即沿割線道（scribe lane)或切割通道（dicing Channe 1)切割成個別的忍片(die)。此些忍片可通過處理W設置封裝凸塊(package bump)。舉例來說，在切割晶圓之前，可先進行晶圓級的封裝程序。忍片可進行封裝，并且安裝至外部的組件，例如封裝基板或電路板。
[0023] 圖2為一簡化的平面示意圖，用W顯示一個具體實施例的半導體晶圓111的一部分。此半導體晶圓例如可為一個娃晶圓，但也可使用其它種類的晶圓。此晶圓例如為P型或N 型滲雜的晶圓。
[0024] 此晶圓包括一個表面211，其上形成有多個裝置400/500。此多個裝置可平行形成于晶圓上。此些裝置例如是W列（row)及行（column)方式分別沿第一方向（X)和第二方向 (y)來配置。如圖所示，每一個裝置包含一主裝置區(qū)域now及一個框格或周邊區(qū)域110c。主裝置區(qū)域包含忍片的功能特征及互連，而周邊區(qū)域則是環(huán)繞該主裝置區(qū)域。周邊區(qū)域例如作為晶圓上的割線道或切割通道111c，藉此分割出相鄰的裝置。將晶圓沿此些割線道或切割通道進行切割，即可將運些個別的裝置分割出來。
[0025]圖3顯示用W對晶圓111進行曝光程序的一個具體實施例的十字式掩模104的一部分。如圖所示，此十字式掩模包含多個主區(qū)域310。此主區(qū)域例如可稱為裝置區(qū)域。每一個裝置區(qū)域包含一個圖案，其例如對應至該裝置中預備要形成的圖案。此十字式掩模用W在晶圓上的主裝置區(qū)域中建構各個裝置的圖案。裝置區(qū)域則被一框格區(qū)域310c所包圍。此框格區(qū)域例如是對應至晶圓上的周邊區(qū)域或割線道。此框格區(qū)域圍繞晶圓上的各個裝置。此十字式掩模是用W對裝置上的各個層建立所需的圖案。于此忍片制程中，也可使用多個十字式掩模。
[00%]圖4a為一剖面示意圖，其顯示一個具體實施例的裝置400的第一區(qū)域110曰、第二區(qū)域IWbW及第S區(qū)域110c。圖4b為一放大的剖面示意圖，其顯示該裝置400的第一、第二 W及第S區(qū)域的上方的階間介電層（ILD層）。第一區(qū)域IlOa可稱為邏輯區(qū)域，第二區(qū)域11化可稱為記憶體區(qū)域，而第=區(qū)域IlOc則可稱為割線道/區(qū)域或切割通道。此剖面圖例如是沿著裝置的一條位線(bitline)的方向（如X軸方向）。如圖所示，此裝置400包含一記憶體記憶胞，且該記憶體記憶胞具有一記憶胞選擇器單元bell selector unit)或晶體管W及一或多個邏輯晶體管。該記憶體記憶胞例如可為一 NVM記憶體記憶胞。于一個實施例中，該記憶體記憶胞為一磁阻式NVM記憶胞，例如STT-MRAM記憶胞。
[0027] 記憶體記憶胞的記憶胞選擇器單元及邏輯組件的邏輯晶體管設置于一個基板105 上。例如，邏輯晶體管116設置在第一(或邏輯）區(qū)域IlOa中，而記憶胞選擇器單元118則是設置在同一基板的第二(或記憶體）區(qū)域IlOb中。第二區(qū)域11化為一記憶體記憶胞區(qū)域，且其可為一個陣列區(qū)域的一部分。舉例來說，該陣列區(qū)域可包含多個記憶胞區(qū)域?；逡部砂?其它型式的裝置區(qū)域(未顯示于圖式）。
[0028] 基板例如為一半導體基板，例如娃基板。例如，基板可為一輕度滲雜的P型基板。但也可使用未滲雜或其它滲雜種類的基板，例如娃錯(SiGe)、錯(Ge)、神化嫁(GaAs)、或任何其它適當?shù)陌雽w材料。于某些實施例中，基板可為一種絕緣體上結晶（C ^stalline-On- insulator ,COI)基板。COI基板包含一表面結晶層，且此表面結晶層藉由一絕緣層W與主體結晶部(bulk crystal line)分隔開來。此絕緣層例如可利用一介電絕緣材料來形成。此絕緣層的材質例如為二氧化娃，藉此提供一埋設的氧化(buried oxide,BOX)層。但也可使用其它種類的介電絕緣材料。COI基板例如為一絕緣體覆娃(silicon-on-insulator ,SOI)基板。例如，表面和主體結晶層(bu化crys1:alline layer)都為單晶娃(single crys1:alline silicon)。但也可使用其它種類的COI基板。此處可了解是，基板的表面及主體層（bulk layers)并不需要使用相同的材料來制成。
[00巧]基板用前段導線（front-end-of-line，陽化）制程進行處理。此陽化制程例如是用 W在基板上的邏輯區(qū)域110a、記憶體區(qū)域11化、W及其它區(qū)域上形成N型及P型裝置或晶體管。此些N型及P型裝置構成互補式MOS(CMOS)裝置。此FE化制程例如包含形成隔離區(qū)域、各式的裝置及隔離井區(qū)（isolation wells)、晶體管的柵極及晶體管的源極/漏極(S/D)區(qū)域、 W及用W作為基板或井區(qū)分接部(well taps)的接觸點或擴散區(qū)域。此FE化制程也可用W 形成其它種類的組件。
[0030] 如圖所示，F(xiàn)EOL制程形成至少一個邏輯區(qū)域IlOa和一個記憶體記憶胞區(qū)域11化，并藉由隔離區(qū)域108,例如淺溝槽隔離（shallow trench isolation,STI)區(qū)域，來作隔離。記憶體記憶胞區(qū)域用W形成一個記憶體記憶胞。隔離區(qū)域可用W隔離每一行kolumn)的記憶體記憶胞，但隔離區(qū)域也可使用其它的組態(tài)。第一區(qū)域IlOa包含一邏輯裝置井區(qū)（未顯示于圖式），而第二區(qū)域11化則包含一記憶胞裝置井區(qū)。此記憶胞裝置井區(qū)例如是用W設置記憶體記憶胞的記憶胞選擇器單元118,而邏輯裝置井區(qū)則例如是用于邏輯晶體管的主體井區(qū)（body well)。此些裝置井區(qū)如為第一極型的晶體管，則可滲雜第二極型的滲雜劑。此些裝置井區(qū)可為輕度或中度滲雜第二極型的滲雜劑。于某些情況下，裝置井區(qū)可利用一個裝置隔離井區(qū)（未顯示于圖式）W將其包圍。此隔離井區(qū)所具有的滲雜劑的極性是相反于裝置區(qū)域所用的滲雜劑的極性。例如，隔離井區(qū)可包含第一極型的滲雜劑。此隔離井區(qū)是用W將裝置井區(qū)與基板隔離。此些井區(qū)可使用井區(qū)偏壓來提供偏壓(bias)。
[0031] 如圖所示，第一區(qū)域包含一邏輯晶體管116,而第二區(qū)域則包含一記憶胞選擇器單元118。此記憶胞選擇器單元包含一選擇器，用W選擇記憶體記憶胞。此選擇器例如為一選擇晶體管。于一個實施例中，此選擇器及邏輯晶體管為金氧半(MOS)晶體管。因此，m)L制程用W在第一區(qū)域形成邏輯晶體管，并在第二區(qū)域形成記憶胞選擇器晶體管。如圖所示，此些晶體管包含第一和第二源極/漏極(S/D)區(qū)域114形成于基板中，W及一柵極112設置于基板上的源極/汲極(S/D)區(qū)域之間。此些源極/汲極(S/D)區(qū)域例如為重度滲雜第一極性滲雜劑的區(qū)域，藉此定義第一型晶體管。例如，假如是N型晶體管，則此源極/汲極(S/D)區(qū)域即為N 型的重度滲雜區(qū)域。但也可使用其它種類的晶體管或選擇器。柵極則包含一柵極電極設置于一柵極介電層的上方。此柵極電極的材質可為多晶娃，而柵極介電層的材質則可為二氧化娃。但此柵極電極和柵極介電層也可使用其它種類的材料。每一個柵極例如可為沿字線 (或y軸)方向延伸的導電體。此柵極導電體可對一列(row)的記憶胞形成一個共柵極。
[0032] 每一個源極/汲極(S/D)區(qū)域114可包含LDD和環(huán)暈化alo)區(qū)域(未顯示于圖式）。晶體管的柵極側壁上可設置介電分隔結構（未顯示于圖式），藉此便于形成晶體管的環(huán)暈、 LDD、W及晶體管的源極/汲極(S/D)區(qū)域。此處可了解是，并非所有的晶體管都包含LDD及/ 或環(huán)暈區(qū)域。
[0033] 在第一區(qū)域上形成邏輯晶體管和在第二區(qū)域上形成記憶胞選擇器單元、W及在其它的裝置區(qū)域上形成其它的晶體管（未顯示于圖式）后，接著進行后段導線(BEOL)制程。此肥化制程包括在階間介電層中形成互連。此些互連用W連接IC的各個組件，藉W執(zhí)行所需的功能。每一層的ILD階間介電層包含一金屬層122和一接觸層124?；旧希饘賹影瑢?電體和金屬線路，而接觸層則包含通孔接觸點（via contacts)。此些導電體及接觸點可用金屬來制成，例如銅、銅合金、侶、鶴、或其組合。但也可使用其它種類的金屬、合金、或導電材料。于某些情況中，此些導電體及接觸點可使用相同的材料來制成。例如，在上方的金屬層中，此些導電體及接觸點的形成可使用雙鑲扶制程(dual damascene processes)。使用此種制程即可讓導電體及接觸點使用相同的材料來制成。于某些情況中，導電體及接觸點可能需要用使用不同的材料來制成。舉例來說，假如導電體及接觸點的形成是使用單鑲扶制程(single damascene processes),則導電體及接觸點的材質即可能有所不同。但也可使用其它種類的技術，例如反應式離子蝕刻程序(reactive ion etch,RIE)來形成金屬線。
[0034] 每一個裝置可包含多個層或階的ILD階間介電層，例如為設置X個ILD層。如圖所示，此處所式的裝置包含6個ILD階間介電層（x = 6)。但也可使用其它數(shù)量的ILD階間介電層。ILD階間介電層的數(shù)量例如是決定于設計需求或所使用的邏輯制程。ILD階間介電層中的每一個金屬層可表示為Ml,其中i為1至X的整數(shù)，用W表示X個ILD階間介電層中的第i個 ILD層。ILD階間介電層中的接觸層則可表示為Vi-I,其中i表示X個ILD階間介電層中的第i 個。
[0035] BE化制程例如先在FE化制程所形成的晶體管及其它組件的上方形成一介電層。此介電層的材質例如為二氧化娃。例如，此介電層為使用化學氣相沉積法（chemical vapor deposition，CVD)所形成的二氧化娃層。此介電層是用W作為邸化制程的一個前金屬介電層（premetal dielectric layer)或第一接觸層。此介電層可稱為BEOL制程的CA階 (level)。此CA階介電層內形成有接觸點。此些接觸點的形成可使用單鑲扶制程。介電層利用掩模與蝕刻技術形成有通孔開口（via opening)。例如，介電層的上方形成有一用W定義圖案的光阻掩模，其中的開口對應至通孔。通孔的形成則是使用非等向性蝕刻技術，例如 RIE，藉此曝露出下方的接觸區(qū)域，例如源極/汲極(S/D)區(qū)域及柵極?；宓纳戏絼t利用沉積來形成一導電層，其材質例如為鶴，用W填滿該些開口。此導電層的形成可使用瓣鍛技術 (sputtering),但也可使用其它種類的技術。CA階中的多余的導電材料則是使用平坦化程序（planarization process),例如化學機械研磨技術山]1日111；[。日1 mechanical polishing, CMP)，來將其移除，而剩余部分則用W在CA階中作為接觸插頭(con化Ct plug)。
[0036] 于CA階中形成接觸點之后，BEOL制程接著在基板上方形成介電層，用W覆蓋CA階的介電層。此介電層例如是用W作為第一ILD階間介電層上的第一金屬層Ml。第一ILD階間介電層例如W低k介電材料形成，其中k的值是大約2.7或更小。較佳地，第一 ILD階間介電層是超低k介電層，如SiCOH,其中k的值是大約2.1，但也可使用其它種類的低k介電材料。此介電層的形成可使用化學氣相沉積法(CVD)，但也可使用其它適當?shù)闹瞥碳夹g來形成此第一 ILD階間介電層。
[0037] Ml階介電層中形成有導電線路125。此些導電線路的形成可使用鑲扶技術。例如，介電層例如可使用掩模與蝕刻技術來蝕刻出溝道或開口?；迳蟿t形成一導電層W填滿運些開口，例如銅或銅合金可填滿運些開口。此導電材料的形成可例如使用電鍛，例如電解電鍛(electro plating)或無電解電鍛(electroless plating)，但也可使用其它種類的導電層或制程技術。多余的導電材料可例如使用化學機械技術(CMP)來將其移除，并且讓導電線路及Ml階介電層具有平坦的表面。第一金屬層Ml和CA可稱為一底端的ILD階間介電層。
[0038] 接下來的制程為形成額外或上方的ILD階間介電層或階。此些額外的ILD階間介電層可包括第2階至第X階的ILD階間介電層。舉例來說，假如x = 6(即6個階），則上方的ILD 階間介電層包括第2階至第6階的ILD階間介電層，即M2至M6。但也可將其它的ILD階間介電層指定為所謂的上方的ILD階間介電層。ILD階間介電層的數(shù)量例如決定于設計需求或所使用的邏輯制程。于一個實施例中，此些ILD階間介電層的材料可為低k介電材料，其中k的值為大約2.7或更小。但也可使用其它種類的低k介電材料。較佳地，第2階至第5階的ILD階間介電層包含超低k介電層，如SiCOH,其中k的值是大約2.1;而第6階的ILD階間介電層包含低 k介電層，如SiCOH,其中k的值是大約2.7,但也可使用其它種類的低k介電材料。此些ILD階間介電層的形成例如可使用化學氣相沉積法(CVD)，但此些ILD階間介電層的形成也可使用其它種類的制程技術。
[0039] 額外的ILD階間介電層上的導電線路及接觸點的形成可使用雙鑲扶技術，藉此形成通孔及溝道，從而建構出雙鑲扶結構。此雙鑲扶結構的形成可例如使用通孔優(yōu)先（Via- first)或通孔墊后（via-last)的雙鑲扶技術。掩模與蝕刻技術可用W形成此些雙鑲扶結構。此些雙鑲扶結構使用一個例如銅或銅合金的導電層來將其填滿。此導電層的形成可例如使用電鍛技術。多余的導電材料可例如使用化學機械技術(CMP)來將其移除，從而在ILD 階間介電層上形成導電線路及接觸點。
[0040] 基板上及各ILD階間介電層之間可配置一個介電襯層(dielectric liner)(未顯示于圖式）。此介電襯層例如是用W作為一個蝕刻中止層(etch stop layer),且此介電襯層可使用一種低k介電材料來制成。例如，此介電襯層為nBLOK，但也可使用其它種類的介電材料來形成此介電襯層。
[0041] 最上方的ILD階間介電層（如M6)所依據(jù)的設計規(guī)則，例如臨界尺寸（critical dimension,CD)，可不同于下方的ILD階間介電層。舉例來說，Mx的CD值可大于其下方的Ml至 Mx-I的金屬層。例如，最上方的金屬層的CD值可為其下方的金屬層的CD值的2倍。
[0042] 如圖所示，CA階上設置有S/D接觸點。此些S/D接觸點禪接至第一及第二區(qū)域中的晶體管的第一及第二源極/漏極(S/D)區(qū)域。但也可配置其它的S/D接觸點來禪接至晶體管的其它源極/漏極(S/D)區(qū)域。CA階可包含一柵極接觸點（未顯示于圖式)禪接至晶體管的柵極。此柵極接觸點可配置于該裝置的另一個剖面上。此柵極接觸點禪接至一個字線(WL)，且此字線可配置于柵極旁或是任何適當?shù)慕饘賹又?。此些接觸點的材質可為鶴。但也可使用其它種類的接觸點，并可設置其它的晶體管所用的源極/漏極(S/D)和柵極接觸點。
[0043] 如前所述，Ml上設置有金屬線路。此些金屬線路禪接至源極/漏極(S/D)接觸點。于實施例中，將一條源極線(SL)禪接至選擇晶體管的第二源極/漏極(S/D)區(qū)域。第一源極/漏極（S/D)接觸點則禪接至Ml中的一個接觸墊或島區(qū)（island)。此些接觸墊用W連接至上方的ILD階間介電層。此些金屬線路及接觸墊可用銅或銅合金形成，但也可使用其它種類的導電材料。
[0044] 額外或上方的ILD階間介電層，例如第2階至第6階，則是在通孔層124設置有接觸點123,并且在金屬層122中設置有接觸墊/導電線路125。此些接觸點及接觸墊用W將M6連接至第一及第二區(qū)域中的晶體管的第一源極/漏極(S/D)區(qū)域。
[0045] 如圖4a所示，第一區(qū)域1 IOa設置有一邏輯組件，而第二區(qū)域1 IOb則設置有一 MRAM 記憶胞。此MRAM記憶胞包含一儲存或記憶用的組件，且其通常設置于該裝置的第二區(qū)域 11化的上方的ILD階間介電層中的相鄰的最后金屬層之間。于一個實施例中，儲存組件形成于相鄰的上方的ILD階間介電層之間，例如第5階和第6階的ILD階間介電層之間。此處可了解的是，MRAM記憶胞的儲存組件可適當配置于任何相鄰的ILD階間介電層之間。為了便于圖解說明，圖4b用放大的剖面圖所顯示的邏輯及記憶體部分包括一介電層120對應至上方的第5階的ILD階間介電層。此上方的第5階的ILD階間介電層例如包括一通孔層和一金屬層，且上方的第5階的ILD階間介電層例如包括通孔層V4和金屬層M5。第一及第二區(qū)域IlOa- 11化中的V4可配置一或多個通孔接觸點（未顯示于圖式）。
[0046] 為了簡化說明，本說明書所提到的介電層120可稱為第一上介電層，而其中的通孔層及金屬層則稱為第一上互連層。如圖所示，于第一及第二區(qū)域中，金屬線路135a-13加設置于第一上介電層120的金屬層(如M5)。金屬線路135a例如可稱為第一區(qū)域中的上方ILD階間介電層的一個下互連。金屬線路135a可禪接至基板上所配置的邏輯晶體管116的第一源極/漏極(S/D)區(qū)域。金屬線路13化則例如是禪接至MRAM記憶胞的一個MTJ組件，詳情將于后述。金屬線路13化可例如提供連接用途，用W將MTJ組件禪接至選擇晶體管118的第一源極/ 漏極(S/D)區(qū)域。雖然第一及第二區(qū)域都分別顯示有一條金屬線路，但此處可了解的是，第一及第二區(qū)域的同一金屬層中的金屬線路的數(shù)量可為其它適當?shù)臄?shù)量。
[0047] 金屬線路135a-135b的材質為導電材料，此導電材料例如包含銅(化），但也可使用其它種類的導電材料。此金屬線路135a的尺寸和其下方的通孔接觸點(未顯示于圖式)在基于IX設計規(guī)則的制程技術的等級，例如是采用光阻蝕刻技術能力的最小線分辨率及蝕刻能力。金屬線路135a-135b相對于第一上介電層120的上表面的厚度例如為大約850至1000 A。但視所用的制程技術的等級而定，也可使用其它適當?shù)暮穸瘸叽纭?br>[004引第一、第二及第S區(qū)域IlOa-IlOc中的第一上介電層120的上方設置有一介電襯層 140,用W覆蓋第一及第二區(qū)域中的金屬線路135a-135b。此介電襯層例如是用W作為一個蝕刻中止層。此介電襯層例如為低k介電層，例如為誠LOK，但此介電襯層也可使用其它種類的介電材料。
[0049] 第一上介電層120的上方設置有一第二上介電層150。此第二上介電層例如是設置于介電襯層140的上面。于一個實施例中，此第二上介電層包含一低k介電材料，其中k值為大約2.7或更小。例如，此低k介電材料包括低k介電層，如SiCOH,其中k值為大約2.7。但第二上介電層也可使用其它種類的介電材料及厚度。
[(K)加]于一個實施例中，第二上介電層150在第二及第=區(qū)域11化-IlOc中包含溝道155a 及15加。第二區(qū)域中的溝道155a例如是用W容納MRAM記憶胞的儲存組件的一個底端電極 (詳情將于后述），而溝道155b則為一對準用溝道，其設置于記憶體區(qū)域所鄰接的割線道區(qū) 域或切割通道110c。溝道155a例如是從第二上介電層的上表面延伸至金屬線路13化的上表面，而對準用溝道15加則是有一部分從第二上介電層150的上表面延伸至第一上介電層 120。于此制程中，對準用溝道15化例如可提供一種定位標記功能（topogra地ic fea化re)，用W讓隨后沉積形成的記憶體或磁性堆找層W及MRAM記憶胞的儲存組件的各個層能夠對準定位。此定位標記是用W作為一個對準用的記號W圖案化磁性堆找層，使圖案化層可對準定位及禪接至下方的電極，詳情將于后配合圖6a-圖6m做說明。
[0化1] 于第二區(qū)域11化中，第二上介電層的上方設置有一個MRAM記憶胞的儲存組件160。于一個實施例中，此MRAM記憶胞為STT-MRAM記憶胞，而其儲存組件則為一種磁穿隧接面 (MTJ)組件，但也可使用其它型式的儲存組件或記憶體記憶胞。
[0052] 儲存組件包括第一及第二電極。第一電極例如可為一底端電極162,而第二電極可為一頂端電極。于一個實施例中，此頂端電極包括一下頂端電極部166和一上頂端電極部 169,但也可使用其它組態(tài)的電極。記憶體組件的底端電極162設置于溝道155a中，并且連接至金屬線路13化。于一個實施例中，底端電極162延伸通過第二上介電層及介電襯層，并直接禪接至第二區(qū)域中的金屬線路13加。于第=區(qū)域IlOc中，對準用溝道15化的一部分填有底端電極所用的材料，且可提供一定位標記功能作為一對準用記號，W在后續(xù)的制程中讓 MTJ堆找的圖案能對準定位。
[0053] 儲存組件包含一 MTJ堆找164配置于頂端和底端電極之間。此儲存組件例如包含一底端釘扎(bottom-pinned)MTJ組件或一頂端釘扎（top-pinned)MTJ組件。底端釘扎MTJ組件由設置于磁性自由層下方的磁性固定層所形成，而頂端釘扎MTJ組件由設置于該磁性自由層上方的固定層所形成。為了便于圖解說明，此處所示的MTJ堆找包含四層。但此處可了解的是，MTJ堆找的層數(shù)也可為其它適當?shù)臄?shù)量。此MTJ堆找基本上包含一磁性固定(釘扎)層 (magnetically fixed(pinned)layer) 164a、一或多個穿隧阻絕層（tunneling barrier layers) 164b及 164d、W及一磁性自由層(ma即eticalIy free layer) 164c。此磁性固定層包含一磁性層及一釘扎層(pinning layer)。此釘扎層例如是用W釘扎該磁性層的磁極方向，藉W形成一磁性釘扎層。
[0054] 磁性自由層及磁性固定層的材質例如可為CoFeB或CoFe的復合材料，而穿隧阻絕層的材質可為MgO或Al2〇3。釘扎層的材質則可為PtMn或IrMn。頂端及底端電極的材質可為 Ti、TiN、Ta、化N、或任何半導體制程適用的金屬。但此儲存或記憶體組件也可使用其它適當?shù)慕M態(tài)或材料。
[0化日]記憶體記憶胞的MTJ堆找的下頂端電極部166及頂端層164c-164d例如具有一些側壁，且此些側壁互相對齊，而且其長度尺寸小于MTJ堆找的底端層64a-164b及底端電極162 的長度尺寸。第二區(qū)域中的MTJ堆找的磁性固定層164a及穿隧阻絕層164b定義為長度大于 MTJ堆找164的磁性自由層164c和穿隧阻絕層164dW及X方向的下頂端電極部166的長度，從而可讓制程控制較為簡易，并可防止下頂端電極部與底端電極之間的電性短路，且防止MTJ 堆找的磁性自由層與磁性固定層之間的電性短路。
[0056] 于一個實施例中，第一、第二及第=區(qū)域中的第二上介電層150的曝露出的上表面可設置一個延伸的封裝襯層（encapsulation liner) 182。如圖4b所示，此封裝襯層延伸于底端電極162的曝露出的上表面、MTJ堆找164的側表面、W及第二區(qū)域中的下頂端電極部 166的側表面。此封裝襯層的材質可為低k介電材料，例如封裝襯層可為nBLOK，但此封裝襯層也可使用其它適當種類的介電材料。
[0057] 第二上介電層150的上方設置有一介電層190。此介電層190例如是用W覆蓋第二區(qū)域中的儲存組件W及第=區(qū)域中的對準用溝道15化。介電層190及第二上介電層150例如是對應至上方的第6階的ILD階間介電層。此介電層例如為具有一或多個介電層的介電堆找。于實施例中，介電層190可包含第=、第四及第五或其它適當數(shù)量的上介電層。此介電層 190包含低k介電材料，其中k值為大約2.7或更小。較佳地，第=、第四及第五或其它適當數(shù) 量的上介電層包含低k介電層，例如SiCOH,其中k值為大約2.7,但此介電層也可使用其它適當?shù)慕M態(tài)及材料。
[005引介電層190在第一區(qū)域包含一雙鑲扶互連結構，并在第二區(qū)域包含一鑲扶互連結構。介電層190例如包含一通孔接觸點184,用W將一金屬線路185a或上互連禪接至邏輯區(qū) 域IlOa中的下互連135a;而且此介電層190用W容納儲存組件，并包含一金屬線路18化W禪接至記憶區(qū)域IlOb中的記憶體記憶胞的儲存組件。此些金屬線路185a-185b設置于金屬層中，而該通孔接觸點則設置于介電層190中的通孔層。為了簡化說明，介電層190的通孔層及金屬層可統(tǒng)稱為第二上互連層。金屬線路185a-18加例如可配置于第M6階的金屬層，而通孔接觸點184及儲存組件則可配置于第V5階的通孔層。金屬線路18加例如可用W作為位線 (化），但其它的金屬層也可設置位線。雖然此處的圖解說明是將第M6階的金屬層中的各第一及第二區(qū)域都設置一條金屬線路，但此處可了解的是，第一及第二區(qū)域中的同一金屬層也可設置其它適當數(shù)量的金屬線路。
[0059] 通孔接觸點184例如另稱為頂端通孔接觸點，而金屬線路185a-185b例如另稱為頂端金屬線路。金屬線路185a-185b及通孔接觸點184的尺寸定義為所使用的制程技術等級的光刻與蝕刻技術能力所提供的最小線分辨率的2倍，也就是所謂的2X設計規(guī)則。例如，頂端金屬線路185a-185b的厚度可為至少2倍大于其下方的金屬線路135a-13加的厚度。如圖4b 所示，頂端通孔接觸點184用W將上方的金屬層中的金屬線路185a禪接至下方的金屬層中的金屬線路135a。頂端通孔接觸點184例如延伸通過第二上介電層150及介電襯層140。如圖 4b所示，基于28nm等級的制程技術，頂端金屬線路185a-18加的厚度例如大約為2巧0 A，而頂端通孔接觸點184在Z軸方向的高度或厚度則例如大約為1800 A。但視所使用的制程技術等級的設計需求而定，此些厚度尺寸也可使用其它的適當值。此些頂端通孔接觸點及頂端金屬線路的材質為導電材料，例如Cu。但此些通孔接觸點及金屬線路也可使用其它適當?shù)?組態(tài)及導電材料。
[0060] 最上方的ILD階間介電層上設置有一接墊層(未顯示于圖式）。例如，第Mx階的ILD 階間介電層上設置有一接墊介電層。假如裝置包含6階的金屬層，則該接墊為設置于第M6階上的金屬層。此接墊介電層的材質例如為二氧化娃，但也可使用其它種類的介電材料。此接墊介電層包含一些連接墊，例如焊墊或互連墊，用W對組件提供外部連接功能。焊墊可用W 提供導線接合的用途，而互連墊則可用W設置接觸凸塊(contact bump)。外部的互連可用 W作為裝置的輸入/輸出（I/O)、電源W及接地的連接線路。此些接墊例如為侶墊，但也可使用其它材料種類的導電接墊。接墊層的上方可設置一保護層(passivation layer)，其材質例如為二氧化娃、氮化娃或其組合。此保護層包含一些開口 W曝露出運些接墊。
[0061] 圖5a為一剖面示意圖，其顯示另一個具體實施例的裝置500中的第一(或邏輯）區(qū) 域110a、第二(或記憶體)區(qū)域11化、和第=(或割線）區(qū)域IlOc的剖面結構。圖化為一放大的剖面示意圖，其顯示裝置500中的第一、第二及第=區(qū)域的上方的ILD階間介電層。此裝置 500例如相似于圖4a-圖4b所示的裝置400,因此同一編號的相同組件及特點部分于此不再詳細說明。為了簡化說明，W下有關于裝置500的說明將僅只針對相異于圖4a-圖4b所示的裝置400的部分。
[0062] 如圖5a-圖加所示，裝置500包含一具有第一及第二電極的儲存組件。第一電極例如為底端電極162,而第二電極例如為一頂端電極。于一個實施例中，此裝置500與裝置400 的相異之處在于其頂端電極包含單一個頂端電極部166,其側表面對齊至MT J堆找的上層 164c-164d。如圖所示，頂端金屬線路18化直接禪接至具有上表面的頂端電極部166,而此頂端電極部166的上表面則是與封裝襯層182的上表面位于同一平面。介電層190例如為具有一或多個介電層的介電堆找。如圖5a-圖化所示，此介電層190相較于圖4a-圖4b所示的介電層190,可為只包含數(shù)量較少的上介電層。例如，此介電層190包含第=及第四或其它適當數(shù) 量的上介電層，其詳情將隨后配合圖8a-圖8b來做說明。
[0063] 圖6a-圖6m為簡化的剖面示意圖，用W說明一個裝置的具體實施例的制程600的剖面結構。此處所顯示的制程600的剖面結構是沿著該裝置的第一（或邏輯）區(qū)域110a、第二 (或記憶體）區(qū)域11化、W及第=(或割線）區(qū)域110c。于一個實施例中，此制程是使用邏輯制程W在同一基板上形成一個具有邏輯組件的記憶體記憶胞。此制程600所用形成的記憶體記憶胞及邏輯組件通常可依據(jù)任何適當?shù)闹瞥碳夹g(包含但不限于為28nm等級的制程技術），且其中的低k介電層是使用后段導線(BEOL)制程。此處所示的記憶體記憶胞例如為一個MRAM記憶胞。于一個實施例中，此MRAM記憶胞例如為STT-MRAM記憶胞。此制程所形成的裝置例如相近或相同于圖4a-圖4b所示的裝置。因此，相同的組件于此不再詳細說明。
[0064] 為了簡化說明，圖式并未顯示使用FE化在基板上形成晶體管的處理過程，W及使用BE化對下方的ILD階間介電層和位于頂端的ILD階間介電層的下方的ILD階間介電層的處理過程。如圖6a所示，制程600所進行的階段是在一基板(未顯示于圖式)上設置一個介電層 120。此介電層120例如對應至上方的第5階的ILD階間介電層，其中配置有通孔層V4及金屬層M5。為了簡化及便于圖解說明，介電層120另稱為第一上介電層，且其中的通孔層和金屬層可統(tǒng)稱為第一上互連層。此介電層120是由低k介電材料形成，其中k值為大約2.7或更小。較佳地，介電層120包含超低k介電層，例如SiCOH,其中k值為大約2.1。但其它適當?shù)牡蚹介電材料也可使用。
[0065] 此制程包括在第一（如邏輯）區(qū)域IlOa及第二（如記憶體）區(qū)域11化中形成合適的通孔開口（未顯示于圖式)及溝道。第一型溝道635形成于第一及第二區(qū)域IlOaaiOb中的第一上介電層120。此第一上介電層的上表面覆蓋一光阻層（未顯示于圖式）W定義用于制造溝道的圖案布局。第一上介電層未被此光阻層所覆蓋的部分即被移除（例如使用蝕刻程序），從而形成溝道。此蝕刻程序例如為一非等向性蝕刻程序，例如反應式離子蝕刻程序 (RIE)，但也可使用其它適當?shù)囊瞥椒ā?br>[0066] 于一個實施例中，第一及第二區(qū)域中的溝道635是同時形成。此些溝道例如包含相同的深度尺寸，例如依據(jù)IX設計規(guī)則所定義的尺寸?；?8nm等級的制程技術，此些溝道相對于第一上介電層的上表面的深度例如為大約8如-1000 A。但視所用的制程技術等級的設計需求而定，也可使用其它適當?shù)纳疃瘸叽纭?br>[0067] 此制程接著在第一上介電層的上方利用沉積來形成一導電層，并將該些溝道填滿。此導電層例如可利用化學氣相沉積法(CVD)來形成。此導電層的材質例如為Cu,但也可使用其它適當種類的導電材料及沉積技術。接著進行化學機械研磨技術(CMP)制程來移除第一上介電層上的多余的導電材料，并藉W提供一實質平坦的表面。此些溝道在填滿導電材料之后，即在第一區(qū)域中形成一金屬線路135曰，并在第二區(qū)域中形成一金屬線路13化。雖然第一及第二區(qū)域都分別顯示一條金屬線路，但此處可了解的是，第一及第二區(qū)域的同一金屬層中所形成的金屬線路的數(shù)量可為不只一條。金屬線路135a對應至第一區(qū)域IlOa中的一個金屬層中的一條互連，而金屬線路13化則禪接至在第二區(qū)域形成的一個MTJ組件。如圖所示，此制程可在該裝置的一個金屬層（如M5階的金屬層）中同時形成金屬線路135a及 135b〇
[0068] 如圖6a所示，第一上介電層的上方形成一介電襯層140,用W覆蓋第一及第二區(qū) 域中的金屬線路135a及13加。此介電襯層例如可用W作為一個蝕刻中止層。此介電襯層可為一種低k介電襯層，例如此介電襯層為nBLOK，但此介電襯層也可使用其它適當種類的介電材料。此介電襯層的形成例如是采用化學氣相沉積法(CVD)，但此介電襯層的形成也可使用其它適當?shù)募夹g。
[0069] 制程接著形成一第二上介電層150。如圖6b所示，此第二上介電層150形成于第一上介電層上。例如，第二上介電層形成于介電襯層140上。于一個實施例中，第二上介電層包含低k介電材料，其中k值小于或等于2.7。較佳地，第二上介電層150是由低k介電層形成，例如SiCoH,其中k值大約2.7。第二上介電層的形成可使用化學氣相沉積法(CVD)。但此第二上介電層的形成也可使用任何其它適當?shù)闹瞥碳夹g或適當?shù)牡蜁r才料及厚度。
[0070] 于圖6b中，第二(或記憶體）區(qū)域11化和第=(或割線）區(qū)域IlOc中的第二上介電層 150和介電襯層140被圖案化W形成溝道開口 155a-155b。于一個實施例中，第二區(qū)域中的開口 155a包含足夠的深度W容納一底端電極，且此底端電極用W禪接至記憶體記憶胞的MTJ 組件；而第=區(qū)域中的開口 15化則包含足夠的深度W作為一個對準用溝道，可提供適當?shù)?定位標記(topogra地y)，用W對準與定義后續(xù)形成的MTJ組件的層。于一個實施例中，此對準用溝道15化是與用W容納底端電極的開口 155a同時形成。雖然此處僅顯示單一個開口對應至第=區(qū)域中的一個對準用溝道，此對準用溝道可包含多個群組及子群組的對準用溝道。此些溝道可為長方形或正方形，也可為其它適當?shù)男螤?。此些溝道的形成可使用掩模與蝕刻技術。例如，可在第二上介電層的上面形成一圖案化的光阻掩模，用W作為蝕刻掩模。可利用此圖案化的光阻掩模來進行一蝕刻程序，例如反應式離子蝕刻程序(RIE)，藉此將第二上介電層及介電襯層圖案化。于一個實施例中，此蝕刻程序可將掩模的圖案轉移給第二上介電層W及介電襯層，藉此形成溝道155a-155b。如圖所示，當蝕刻達到第二區(qū)域中的金屬線路13化的上表面時，即停止進行;而此蝕刻程序形成對準用溝道15化，其深度略大于溝道開口 155a的深度。此金屬線路13化例如用W作為溝道開口 155a的蝕刻中止。
[0071] 如圖6c所示，制程接著在第一、第二及第S區(qū)域上沉積一個導電層662。此導電層 662例如是W共形方式形成于第一、第二及第=區(qū)域中的第二上介電層的上表面，并且填滿第二及第S區(qū)域中的溝道開口。此導電層的材質例如可包含Ti JiNJa或化N，且其形成是使用物理氣相沉積法(phySiCa 1 vapor d邱OSition,PVD)，但也可使用其它適當?shù)膶щ姴?料及沉積技術。接著進行一化學機械研磨程序(CMP) W移除第二上介電層上的多余的導電材料，藉此形成一個實質平坦的表面。如圖6d所示，此CMP程序可將第一區(qū)域上的導電層移除，并在第二區(qū)域中定義出底端電極162,而在對準用溝道15化中則殘留有一部份的導電層 662。如圖6d所示，對準用溝道的輪廓被轉移至此部分的導電層662的表面，從而在第=區(qū)域建立一個可從基板的上表面目視的定位標記15加。此定位標記可在圖案化時作為一個對準用記號，藉此于后續(xù)制程定義MRAM記憶胞的MTJ堆找的上層。由于第S區(qū)域具有此定位標記，因此可避免使用一個額外的對準用掩模。
[0072] 此制程接著形成MRAM記憶胞的MTJ堆找。如圖6e所示，此MTJ堆找在第二上介電層 150上形成多個層。例如，MRAM記憶胞的MTJ堆找的多個層循序形成于第一、第二及第S區(qū)域中的第二上介電層上。此制程可利用物理氣相沉積法(PVD)在第二上介電層150上形成MTJ 堆找664的多個層、一頂端電極層666、W及一硬掩模層668。如圖6e所示，MTJ堆找的多個層 W共形方式形成，并且依照對準用溝道中的下方的底端電極層662的輪廓來形成，但可使用其它適當?shù)闹瞥碳夹g。如圖所示，MT J堆找例如包含四個層664a-664d，其具有相同于圖4a- 圖4b所示的裝置的材料。但此處可了解的是，MTJ堆找也可包含其它適當數(shù)量的層及其它適當種類的材料。頂端電極層666的材質例如可包含相同于底端電極的材質，而硬掩模層668 的材質則例如包含氧化物材料。
[0073] 如圖6e所示，制程接著對頂端電極層666及MTJ堆找的上層664C-664進行圖案化。圖案化此些層可使用掩模與蝕刻技術實施。此程序是在硬掩模層上形成一軟掩模670,例如一光阻層。此軟掩模被圖案化，藉此用W定義頂端電極及上方的MTJ層的圖案。此掩模層中形成圖案的方法可為選擇性地使用十字式掩模(未顯示于圖式)來曝露至一光源，例如圖3 所示的十字式掩模。于一個實施例中，此十字式掩模(未顯示于圖式)在用于對光阻掩模進行曝光時，利用對準用標記15加作為一個定位標記來對準，而此溝道15化縱使在頂端電極及硬掩模層完成沉積之后，仍可被目視到而作為對準用的定位標記。在完成曝光處理之后，此十字式掩模上的圖案可轉移至光阻層670。
[0074] 如圖6e所示，圖案化的掩模670可用W在第一、第二及第S區(qū)域中移除MTJ堆找的上層、頂端電極層、W及硬掩模層之中未受到掩模覆蓋的部分，從而定義出MTJ堆找的穿隧阻絕層164d和磁性自由層164c、W及記憶體記憶胞及硬掩模168的頂端電極層166。如圖所示，MTJ堆找的頂端電極和上層的圖案預定為讓MTJ堆找的頂端電極和上層可利用對準用溝道15化作為定位標記來準確對齊至定位及確實地禪接至第二區(qū)域中的底端電極。但也可使用其它適當?shù)闹瞥碳夹g來將運些層圖案化，W及將頂端電極及MTJ堆找精確對準至定位及確實地禪接至第二區(qū)域中的下方的底端電極162。
[0075] 如圖6f所示，將MTJ堆找的頂端電極層666、穿隧阻絕層664d、W及磁性自由層664c 從第一及第=區(qū)域中全部移除。但也可使用其它適當?shù)闹瞥碳夹g，W對MTJ堆找的上層及頂端電極層進行圖案化。如圖所示，第一、第二及第S區(qū)域中的固定層及穿隧阻絕層664a- 664b都保持未受到蝕刻。圖案化的掩?？衫眠m當?shù)募夹g，例如灰化技術(ashing),來將其移除。
[0076] 如圖6g所示，制程接著在第一、第二及第S區(qū)域上沉積一介電襯層680。此介電襯層680用W覆蓋第二區(qū)域中的頂端電極的曝露表面和圖案化的MTJ層，并且覆蓋第一及第 S區(qū)域中的穿隧阻絕層664b的上表面。此介電襯層680的形成例如可使用化學氣相沉積法 (CVD)，并且用W在后續(xù)制程中作為一個蝕刻中止層或保護層。此介電襯層可為低k介電襯層，例如介電襯層可為nBLOK。但此介電襯層的形成也可使用其它適當種類的介電材料及制程技術。
[0077] 如圖化所示，制程接著對介電襯層680進行處理，例如對介電襯層680圖案化W移除其水平部分，并留下垂直部分或隔離結構于圖案化的上方MTJ層164c-164d、頂端電極166 和硬掩模168的側壁上。移除例如可使用毯式干蝕刻法(blanket dry etch)來實施，例如反應式離子蝕刻程序(RIE)，但也可使用其它適當?shù)闹瞥碳夹g。此制程接著定義出MTJ堆找的下層664a-664b。于一個實施例中，用W定義MTJ堆找的下層的蝕刻程序對于MTJ堆找的下層所使用的材質具有高度的選擇性。如圖所示，此蝕刻程序是用W在第二區(qū)域定義出MTJ堆找的穿隧阻絕層164b和固定層164a，而于此第一及第S區(qū)域中的MTJ堆找的下層則全部被移除。當蝕刻達到第二上介電層150的上表面時，即停止進行。如圖化所示，MTJ堆找的固定層 164a和穿隧阻絕層164b的定義可不必再使用一個額外的掩模，因為介電隔離結構 (dielectric spacer)680可作為蝕刻掩模，從而在蝕刻程序中保護MTJ堆找的上層。第二區(qū) 域中的MTJ堆找的固定層164a和穿隧阻絕層164b的長度定義為在X軸方向上大于MTJ堆找 164的磁性自由層164c和穿隧阻絕層164dW及頂端電極166的長度，從而可讓制程控制較為簡易，并防止頂端電極和底端電極之間的電性短路，且防止MTJ堆找的磁性自由層及磁性固定層之間的電性短路。
[0078] 如圖6i所示，制程接著在第一、第二及第S區(qū)域上形成一封裝襯層182。此封裝襯層182所用的材質及制程例如相同于介電襯層680所用的材質及制程。如圖所示，此封裝襯層是用W覆蓋第二上介電層150、底端電極、和MTJ堆找164的曝露表面，包括MTJ堆找上層的側壁上所設置的介電隔離結構680。
[0079] 制程接著形成一第=上介電層690。如圖6j所示，此第=上介電層形成于第一、第二及第=區(qū)域中的封裝襯層182上。此第=上介電層例如包含低k介電材料，且其相同于第二上介電層的材質。此第=上介電層的形成可使用化學氣相沉積法(CVD)，且其厚度足夠用 W覆蓋住第二區(qū)域中的圖案化的MTJ堆找164和頂端電極166。但此第S上介電層的形成也可使用其它適當?shù)慕殡姴牧霞爸瞥碳夹g。接著進行一平坦化程序，藉此移除多余的第=上介電層690。此平坦化程序例如可采用化學機械研磨技術(CMP)，但也可使用其它適當?shù)闹?程技術。此平坦化程序可產生一個實質平坦的上表面。如圖6j所示，此平坦化程序可將封裝襯層182和硬掩模168的一個上方部分移除，直到曝露出第二區(qū)域中的頂端電極166的上表面為止。第S上介電層690在被平坦化之后，可包圍及覆蓋第二區(qū)域中的MTJ堆找的側面。
[0080] 如圖所示，頂端電極166和MTJ堆找形成于一個ILD階間介電層中的通孔層(如V5)。此頂端電極166和MTJ堆找164所形成的厚度可能不足W匹配至第一（或邏輯）區(qū)域于后續(xù) 形成的通孔接觸點的高度。于此情況下，制程600的一種實施方式為接著在第一、第二及第 =區(qū)域上形成一個額外的頂端電極層。于一個實施例中，此額外的頂端電極層的材質包含相同于頂端電極166的材質，并使用如前所述的用W形成頂端電極166的同一種制程技術。此額外的頂端電極層例如包含一個足夠的厚度，從而讓第二(或記憶體)區(qū)域中的額外的頂端電極169、頂端電極166、MTJ堆找164W及底端電極162的總厚度可匹配至同一通孔層中的第一(或邏輯)區(qū)域中于后續(xù)形成的通孔接觸點的預定高度。于此額外的頂端電極層形成之后，可接著在第二區(qū)域中的額外的頂端電極層上形成一個圖案化的光阻掩模(未顯示于圖式），用W作為一個蝕刻掩模。接著進行蝕刻程序，例如反應式離子蝕刻程序(RIE)，藉W利用圖案化的光阻蝕刻掩模定義額外的頂端電極層的圖案。如圖化所示，于一個實施例中，此蝕刻程序可曝露出此額外的頂端電極層之中未被蝕刻掩模保護的部分，并只留下第二區(qū)域中的額外的頂端電極層的一部分。如圖所示，此額外的頂端電極層169的剩余部分具有一個足夠的寬度，可讓其電性連接至第二區(qū)域的下方的MTJ堆找，而此額外的頂端電極層位于第一及第=區(qū)域中的部分則全部被移除。于此情況下，第=上介電層上所設置的頂端電極層 169的剩余部分可稱為上頂端電極部，而側表面對齊至MT J堆找的上層164c-164d的頂端電極166則可稱為頂端電極的下頂端電極部。
[0081] 如圖61所示，此制程接著形成一第四上介電層692。此第四上介電層例如包含低k 介電材料，其相同于第二及第=上介電層的材質。此第四上介電層的形成可使用化學氣相沉積法(CVD)，且形成的厚度足夠用W覆蓋第二區(qū)域中的額外的頂端電極169。但此第四上介電層的形成也可使用其它適當?shù)慕殡姴牧霞爸瞥碳夹g。接著進行平坦化程序，藉W移除多余的第四上介電層692。此平坦化程序例如可使用化學機械研磨技術(CMP)來實施，但也可使用其它適當?shù)闹瞥碳夹g。此平坦化程序可產生一個實質平坦的上表面。如圖61所示，平坦化程序進行到曝露出第二區(qū)域的頂端電極169的上表面為止。
[0082] 如圖6m所示，制程接著在第四上介電層692上形成一第五上介電層694,用W覆蓋第二區(qū)域中的頂端電極169。此第五上介電層的材質及制程例如相同于第二、第=、及第四上介電層的材質及制程。此第五上介電層例如所形成的厚度足夠用W容納邏輯區(qū)域的一個金屬層（如M6)中所設置的一條金屬線路或互連。第S、第四及第五上介電層的組合體可例如統(tǒng)稱為一介電層190。此介電層190和第二上介電層150的組合體例如對應至上方的第6階的ILD階間介電層。
[0083] 如圖6m所示，于一個實施例中，制程接著在第一區(qū)域的介電層190中形成雙鑲扶開口，包括一個溝道和一個通孔開口；并在第二區(qū)域形成一鑲扶開口，包括一個溝道。此雙鑲扶開口的形成可使用通孔優(yōu)先或通孔墊后的鑲扶技術。于實施例中，制程可使用適當?shù)难?模與蝕刻技術W進行一第一移除程序，藉此在第一區(qū)域中形成一個通孔開口 684。此第一移除程序例如是用W移除介電襯層140、第二、第S、第四和第五上介電層、W及封裝襯層182 的曝露部分，直到曝露出金屬線路135a的部分為止。制程接著可使用適當?shù)难谀Ｅc蝕刻技術W進行一第二移除程序，藉此在第一及第二區(qū)域中形成第二型溝道685。此溝道685的定義方法例如是基于2X設計規(guī)則。此些溝道的形成可使用掩模與蝕刻技術。第二移除程序例如可采用一種對第五介電層的材質具有高度選擇性的蝕刻程序，藉此移除介電層的曝露部分，從而形成所需的溝道。如圖所示，此蝕刻程序可用W在第一及第二區(qū)域中形成溝道685，并可在達到頂端電極169的上表面時，即停止進行。因此第一及第二區(qū)域中的溝道的形成是使用同一蝕刻程序。如圖6m所示，第一區(qū)域中的溝道685連通至通孔開口684,且通孔開口 684是連通至金屬線路135a，而第二區(qū)域中的溝道685則是連通至頂端電極169。
[0084] 接著形成一導電層。此導電層用W覆蓋介電層190,并填滿溝道和通孔開口。例如，此導電層可填滿第一及第二區(qū)域中的溝道與第一區(qū)域中的通孔開口。此導電層的厚度必須足夠用W填滿運些溝道及通孔開口。此導電層例如包含銅，但也可使用其它適當?shù)膶щ姴?料。如圖6m所示，多余的導電材料使用化學機械研磨技術(CMP)來將其移除，藉此在第一區(qū) 域中形成金屬線路185a和頂端通孔接觸點184,并在第二區(qū)域中形成金屬線路18化。如圖所示，金屬線路的上表面與介電層190的上表面實質上位于同平面。第一區(qū)域中的金屬線路和頂端通孔接觸點的形成是使用雙鑲扶制程。
[0085] 制程接著繼續(xù)進行W完成集成電路的制造。此制程例如接著形成保護層W及接墊互連或焊墊。后續(xù)的制程可包括最后的保護、切割、組合和封裝，但也可使用其它的制程。
[0086] 圖7a-圖7d為剖面示意圖，顯示用W形成另一個具體實施例的裝置的制程700。此制程700所制成的裝置是相同或類似于圖4a-圖4b所示的裝置400,而且此制程700可包含一些相同于圖6a-圖6m所示的步驟。為了簡化說明，相同的組件即不再說明或做詳細的說明。圖7a所示半成品的基板在當前的階段是相似于圖6j所示的基板。例如，平坦化程序用W將封裝襯層182和硬掩模168的一個上方部分移除，直到曝露出第二區(qū)域中的頂端電極166的上表面為止。
[0087] 如前所述，頂端電極166和MTJ堆找所形成的厚度可能不足W匹配至第一(如邏輯）區(qū)域中于后續(xù)形成的一個通孔接觸點的高度。于此情況下，在平坦化程序之后，制程700的一個實施例為接著形成一第四上介電層692。此第四上介電層的材質及所用的制程技術都相同于圖61所示的裝置。
[0088] 如圖7b所示，于一個實施例中，圖案化第四上介電層W在第二區(qū)域中形成一個溝道開口 755。此溝道開口例如是用W曝露出頂端電極166W及封裝襯層182的一部分。此開口的形成可使用掩模與蝕刻技術。例如，可在第四上介電層上形成一個圖案化的光阻掩模(未顯示于圖式），用W作為蝕刻掩模。該圖案化的光阻蝕刻掩?？捎肳進行一蝕刻程序，例如反應式離子蝕刻程序(RIE)，藉此定義出第四上介電層的圖案。此溝道開口例如必須具有一個足夠大的寬度和深度，藉此可容納一個額外的頂端電極169。
[0089] 制程700接著形成一額外的頂端電極層669。此額外的頂端電極層所用的材料及制程技術例如相同于形成頂端電極166所用的材料及制程技術。如圖7c所示，此額外的頂端電極層設置于第一、第二及第=區(qū)域上，并且填滿第二區(qū)域中的溝道開口 755。平坦化程序可用W移除多余的頂端電極層669。此平坦化程序例如可使用化學機械研磨技術(CMP)來實施，但也可使用其它適當?shù)闹瞥碳夹g。此平坦化程序可在第二區(qū)域中形成一個實質平坦的上表面，并將該額外的頂端電極層從第一及第=區(qū)域中全部移除。如圖7d所示，此平坦化程序持續(xù)進行，直到達到第四上介電層692的上表面為止。如圖所示，此平坦化程序可用W定義出具有上表面的上頂端電極部169,該上表面實質上與第二區(qū)域中的第四上介電層692的上表面位于同一平面。如圖所示，此頂端電極包含一上頂端電極部169和一下頂端電極部 166,且其側壁對齊至MTJ堆找的上層的側壁。
[0090] 制程700接著形成一第五上介電層694,并且定義出頂端通孔接觸點及頂端金屬線路185a-185b。于實施例中，制程700接下來的步驟是相同于圖61所描述的步驟。因此，運些審胞步驟于此不再說明或做詳細的說明。此制程持續(xù)進行，直到制成一個相似于第4a-4b圖所示的裝置為止。
[0091] 圖8a-圖8b為剖面示意圖，顯示用W形成另一個具體實施例的裝置的制程800。此制程800所形成的裝置相同或相似于圖5a-5b所示的裝置500,且此制程800所包含的一些步驟可相似于圖6a-圖6m所描述的步驟。為了簡化說明，相同的組件于此不再說明或做詳細的說明。如圖8a所示半成品的基板在當前的階段是相似于圖6j所示的基板。例如，平坦化程序用W將封裝襯層182和硬掩模168的一個上方部分移除，直到曝露出第二區(qū)域中的頂端電極 166的上表面為止。
[0092] 于一個實施例中，頂端電極166和MTJ堆找164的厚度可足夠匹配至第一(或邏輯）區(qū)域于后續(xù)形成的通孔接觸點的高度。于此情況下，在平坦化程序之后，制程800的一種實施例為接著形成一個如圖8b所示的第四上介電層892。此第四上介電層892所用的材料及制程技術相同于第S介電層690所用的材料及制程技術。于一個實施例中，此第四上介電層 892所形成的厚度大到足W容納邏輯區(qū)域中基于2X設計規(guī)則所制成的一個金屬層(如M6)上所設置的一條金屬線路或互連。第=及第四上介電層的組合體可例如統(tǒng)稱為一介電層190。此介電層190和第二上介電層150的組合體例如對應至上方的第6階的ILD階間介電層。
[0093] 如圖8b所示，于一個實施例中，此制程接著在第一區(qū)域的介電層190中形成一具有溝道及通孔開口的雙鑲扶開口，并在第二區(qū)域形成一具有溝道的鑲扶開口。此雙鑲扶開口的形成可使用通孔優(yōu)先或通孔墊后的程序。于實施例中，可使用適當?shù)难谀Ｅc蝕刻技術來進行一第一移除程序，藉此在第一區(qū)域中形成一個通孔開口 684。此第一移除程序例如是用 W移除介電襯層140、第二、第=和第四上介電層及封裝襯層182的曝露部分，直到曝露出金屬線路135a的部分為止。接著可使用適當?shù)难谀Ｅc蝕刻技術來進行一第二移除程序，藉此在第一及第二區(qū)域中同時形成第二型溝道685。此溝道685的定義方法例如是基于2X設計規(guī)則。此些溝道的形成可使用掩模與蝕刻技術。第二移除程序例如可采用一種對第四介電層892的材質具有高度選擇性的蝕刻程序，藉此移除介電層的曝露部分，從而形成該溝道。如圖所示，此蝕刻程序可用W在第一及第二區(qū)域中形成溝道685,并在達到頂端電極166的上表面時停止進行。因此，第一及第二區(qū)域中的溝道的形成例如是使用相同的蝕刻程序。如圖所示，第一區(qū)域中的溝道685連通至通孔開口 684,且通孔開口 684是連通至金屬線路 135a，而如圖8b所示，第二區(qū)域中的溝道685則是連通至頂端電極166。
[0094]制程接著形成一導電層。此導電層是用W覆蓋住介電層190,并填滿溝道和通孔開口。此導電層例如可將第一及第二區(qū)域中的溝道都填滿，并將第一區(qū)域中的通孔開口填滿。此導電層所形成的厚度必須足夠用W填滿運些溝道及通孔開口。此導電層的材質例如為銅。但也可使用其它適當種類的導電材料。如圖8b所示，多余的導電材料是使用化學機械研磨技術(CMP)來將其移除，藉此在第一區(qū)域中形成金屬線路185a和頂端通孔接觸點184,并在第二區(qū)域中形成金屬線路18化。如圖所示，金屬線路的上表面與介電層190的上表面實質上位于同一平面。第一區(qū)域中的金屬線路和頂端通孔接觸點的形成可使用雙鑲扶制程。 [00%]制程繼續(xù)進行W完成集成電路的制造。此制程例如接著形成保護層W及接墊的互連或焊墊。后續(xù)的制程可包括最后的保護、切割、組合和封裝，但也可使用其它的制程。
[0096] 前述的裝置包含一個記憶體記憶胞。但此處可了解的是，此裝置也可包含多個記憶體記憶胞，并且整合在同一集成電路上。雖然如前所述，儲存組件是設置于后端的介電層的一個特定的ILD階間介電層，但也可使用其它適當?shù)慕M態(tài)。舉例來說，此儲存組件也可設置于其它適當?shù)腎LD階間介電層。
[0097] 本案所掲露的實施例具有許多的優(yōu)點。本案所描述的制程可高度相容至邏輯制程或技術。舉例來說，記憶體記憶胞可使用邏輯制程在同一基板上同時形成，而不會損及同一基板上的邏輯區(qū)域中的記憶體記憶胞和其它組件的可靠性。再且，本案所描述的制程可在低k介電層中使用最少數(shù)量的掩模來整合MRAM記憶胞和邏輯組件。本案所描述的制程相較于習知的制程可節(jié)省更多的掩模成本。舉例來說，本案所描述的制程可不必使用一個對準掩模，因為用W容納MRAM記憶胞的儲存組件的底端電極所需的溝道在定義時所使用的掩模即可用來形成一個對準用溝道，而此溝道即可用W作為一個對準用的定位標記。于某些實施例中，假如頂端電極和MTJ堆找的總厚度為足夠匹配至同一通孔層中的邏輯組件的通孔接觸點的厚度，則圖8a-圖8b所示的制程即可避免使用另外一個掩模來定義上頂端電極部。此外，本案所描述的制程也可提供一個簡化及具有成本效益的解決方案，因為MTJ堆找的定義是使用一個單步驟的蝕刻程序，并使用介電隔離結構作為蝕刻掩模，因此可再避免使用另外一個蝕刻掩模來定義MTJ組件。因此，本案所描述的制程可用W避免額外投資在新的設備，并可減少整合MRAM組件和邏輯組件所需的掩模數(shù)量。再者，本案所描述的制程可用W 形成數(shù)量更多及尺寸更小的MRAM記憶胞，因為底端電極可嵌入于第二上介電層中，并且直接接觸下方的互連或金屬線路。如圖所示，儲存組件是形成在相鄰的上金屬層之間，例如在金屬層M5與M6之間的通孔層。本案所記載的實施例是具有彈性的，因為MRAM記憶胞的儲存組件可設置在金屬層M3與M4之間、或在任何其它適當且具有低k介電層的相鄰金屬層之間，其中儲存組件的高度實質上匹配設置在相鄰的金屬層之間的邏輯區(qū)域的通孔接觸點的高度。
[0098] 本說明書所掲露的技術內容也可具體實施成其它的形式而不偏離本案發(fā)明的基本構想及主要特點。因此，W上所述的實施例在各方面都僅只是用W舉例說明，并非用W限定本案發(fā)明的專利范圍。本案發(fā)明的專利范圍定義于權利要求書中，而非限定于前述的實施例，因此任何的變更假如是等效于權利要求書的文義及所涵蓋的范圍，都將被視為包含于本案發(fā)明的專利范圍。
【主權項】
1. 一種形成裝置的方法，其包含：設置一定義有至少第一、第二及第三區(qū)域的基板；于該基板的第一、第二及第三區(qū)域上設置一第一上介電層，其中，該第一上介電層在該第一及第二區(qū)域中包含一具有多個金屬線路的第一上互連層；在該第二區(qū)域中形成一磁性隨機存取記憶體(MRAM)記憶胞，其中，該磁性隨機存取記憶體記憶胞包含一夾在該第一上介電層上的頂端及底端電極之間的磁穿隧接面(MTJ)組件，其中，該底端電極直接接觸至該第二區(qū)域的該第一上互連層中的該金屬線路；以及設置一介電層在該第一、第二及第三區(qū)域上，并覆蓋該第一上介電層，其中，該介電層包含一第二上互連層，其在該第一區(qū)域具有一雙鑲崁互連，且在該第二區(qū)域具有一鑲崁互連，其中，該第一區(qū)域中的該雙鑲崁互連形成于且耦接至該第一區(qū)域中的該金屬線路，而該第二區(qū)域中的該鑲崁互連耦接至該磁穿隧接面組件。2. 如權利要求1所述的方法，其中，該第一區(qū)域為一邏輯區(qū)域以容納至少一邏輯組件，該第二區(qū)域為一記憶胞區(qū)域以容納該磁性隨機存取記憶體記憶胞，而該第三區(qū)域為該裝置的一個割線道。3. 如權利要求2所述的方法，其中，設置該介電層包含：在該第一、第二及第三區(qū)域上設置一第二上介電層以覆蓋該第一上介電層，其中，該第一及第二上介電層包含低k介電層；以及圖案化該第二上介電層，藉以在該第二及第三區(qū)域中同時形成第一及第二溝道開口，其中，該第一溝道開口從該第二上介電層的上表面延伸至該第二區(qū)域中的該金屬線路的上表面，且其用以容納該底端電極和該第二溝道開口，并對應至一對準用溝道，且該對準用溝道從該第二上介電層的該上表面延伸至該第一上介電層的一部分。4. 如權利要求3所述的方法，其包含：形成一底端電極層在該第二上介電層上，并填滿該第一及第二溝道開口；以及執(zhí)行一平坦化程序，用以移除多余的底端電極層，藉此在該第二區(qū)域定義出該底端電極，而該底端電極層的一部分則殘留于該第二溝道開口內，因而建構出一個可從該基板的上表面目視到的定位標記。5. 如權利要求4所述的方法，其包含：在該第一、第二及第三區(qū)域上形成該磁穿隧接面堆棧的多個層；在該磁穿隧接面堆棧的該多個層上形成一頂端電極層和一硬掩模層，其中，該頂端電極層和該磁穿隧接面堆棧的該多個層依照該第三區(qū)域中的該對準用溝道的圖案輪廓；以及利用該定位標記以圖案化該頂端電極層和該磁穿隧接面堆棧的該多個層，其中，該定位標記可從該磁穿隧接面堆棧的該多個層的上表面上目視到，藉此將圖案化的磁穿隧接面堆棧對準至該底端電極。6. 如權利要求5所述的方法，其中，圖案化該頂端電極層和該磁穿隧接面堆棧的多個層包含：在該頂端電極層上設置一掩模；以及執(zhí)行一蝕刻程序，藉此在該第二區(qū)域中移除該頂端電極層和該磁穿隧接面堆棧的上層中未受到該掩模覆蓋住的曝露部分，并在該第一及第三區(qū)域將該頂端電極和該磁穿隧接面堆棧的上層全部移除，其中，圖案化的頂端電極所包含的側表面對齊至圖案化的磁穿隧接面堆棧的上層的側表面。7. 如權利要求6所述的方法，其中，圖案化該頂端電極層和該磁穿隧接面堆棧的多個層包含：在該第一、第二及第三區(qū)域上形成一介電襯層，其中，該介電襯層在該第二區(qū)域中覆蓋住該圖案化的頂端電極的曝露表面和該磁穿隧接面堆棧的上層；以及執(zhí)行一毯式蝕刻程序，藉此移除該介電襯層的水平部分，而留下垂直部分作為該圖案化的頂端電極和該磁穿隧接面堆棧的上層的側壁上的介電隔離結構。8. 如權利要求7所述的方法，其中，圖案化該頂端電極層和該磁穿隧接面堆棧的多個層包含：執(zhí)行一蝕刻程序，藉此在該第二區(qū)域中定義出該磁穿隧接面堆棧的下層，并將該第一及第三區(qū)域中的該磁穿隧接面堆棧的下層全部移除，其中，該介電隔離結構作為一蝕刻掩模，且該磁穿隧接面堆棧的該下層定義為該磁穿隧接面堆棧的該下層的長度大于該磁穿隧接面堆棧的該上層的長度。9. 如權利要求8所述的方法，其包含：在該第一、第二及第三區(qū)域上形成一封裝襯層，其中，該封裝襯層覆也蓋住該圖案化的頂端電極和磁穿隧接面堆棧，且其中，該封裝襯層和該介電隔離結構的材質包含nBLOK。10. 如權利要求9所述的方法，其包含：在該第一、第二及第三區(qū)域上形成一第三上介電層；以及執(zhí)行一平坦化程序，藉此移除該第三上介電層，直到曝露出該頂端電極的上表面為止。11. 如權利要求10所述的方法，其中，該第二區(qū)域中的該鑲崁互連直接耦接及接觸至該頂端電極。12. 如權利要求10所述的方法，其包含：在該第一、第二及第三區(qū)域上形成一額外的頂端電極層；以及圖案化該額外的頂端電極層，使得該額外的頂端電極層位于該第二區(qū)域的留下部分具有足夠的寬度以電性連接至位于該第二區(qū)域的下方的該磁穿隧接面堆棧，并且將該額外的頂端電極層位于該第一及第三區(qū)域的部分全部移除，其中，該額外的頂端電極層的留下部分形成于該第三上介電層上且對應至一上頂端電極部，而該頂端電極的側表面對齊至上磁穿隧接面堆棧層的側表面，并且對應至該頂端電極的一下頂端電極部。13. 如權利要求12所述的方法，其中，該第二區(qū)域中的該鑲崁互連直接耦接及接觸至該上頂端電極部。14. 如權利要求10所述的方法，其包含：在該第一、第二及第三區(qū)域上形成一第四上介電層；圖案化該第四上介電層，藉此在該第二區(qū)域中形成一溝道開口；在該第一、第二及第三區(qū)域上形成一額外的頂端電極層，其中，該額外的頂端電極層填滿該第二區(qū)域中的該溝道開口；以及執(zhí)行一平坦化程序，藉此移除該額外的頂端電極層的多余部分以定義出一上頂端電極部，且該頂端電極的側表面對齊至上磁穿隧接面堆棧層的側表面，并且對應至該頂端電極的一下頂端電極部。15. 如權利要求14所述的方法，其中，該第二區(qū)域中的鑲崁互連直接耦接及接觸至該上頂端電極部。16. -種裝置，其包含：一基板，其定義有至少第一、第二及第三區(qū)域；一第一上介電層，其設置于該基板的該第一、第二及第三區(qū)域上，其中，該第一上介電層在該第一及第二區(qū)域中包含一具有多個金屬線路的第一上互連層；一磁性隨機存取記憶體(MRAM)記憶胞，其設置于該第二區(qū)域中，其中，該磁性隨機存取記憶體記憶胞包含一夾在該第一上介電層上的頂端及底端電極之間的磁穿隧接面(MTJ)組件，其中，該底端電極直接接觸至該第二區(qū)域的該第一上互連層中的該金屬線路；以及一介電層，其設置在該第一、第二及第三區(qū)域上并覆蓋該第一上介電層，其中，該介電層包含一第二上互連層，其在該第一區(qū)域具有一雙鑲崁互連，且在該第二區(qū)域具有一鑲崁互連，其中，該第一區(qū)域中的該雙鑲崁互連設置于且耦接至該第一區(qū)域中的該金屬線路，而該第二區(qū)域中的該鑲崁互連耦接至該磁穿隧接面組件。17. 如權利要求16所述的裝置，其中，該第一區(qū)域為一邏輯區(qū)域以容納至少一邏輯組件，該第二區(qū)域為一記憶胞區(qū)域以容納該磁性隨機存取記憶體記憶胞，而該第三區(qū)域為該裝置的一個割線道。18. 如權利要求17所述的裝置，其中，該介電層包含：一第二上介電層，其設置在該第一、第二及第三區(qū)域上，用以覆蓋該第一上介電層，其中，該第一及第二上介電層包含低k介電層，而該第二上介電層在該第二及第三區(qū)域中包含第一及第二溝道開口，其中，該第一溝道開口從該第二上介電層的上表面延伸至該第二區(qū) 域中的該金屬線路的上表面，且其用以容納該底端電極和該第二溝道開口，并對應至一對準用溝道，且該對準用溝道從該第二上介電層的該上表面延伸至該第一上介電層的一部分。19. 如權利要求18所述的裝置，其中：該頂端電極包含一下頂端電極部和一上頂端電極部，其中，該下頂端電極部的側表面對齊至該磁穿隧接面組件的上層的側表面，且該上頂端電極部的長度大于該磁穿隧接面組件的該上層的長度；以及該第二區(qū)域中的該鑲崁互連直接耦接及接觸至該上頂端電極部。20. 如權利要求18所述的裝置，其中：該頂端電極包含單一個頂端電極部，其側表面對齊至該磁穿隧接面組件的上層的側表面；以及該第二區(qū)域中的該鑲崁互連直接耦接及接觸至該單一個頂端電極部。
【文檔編號】H01L27/22GK105977202SQ201610144634
【公開日】2016年9月28日
【申請日】2016年3月14日
【發(fā)明人】D·P-C·沈, 陳元文, 蔣懿, 易萬兵, 傅仰偉, 叢海
【申請人】新加坡商格羅方德半導體私人有限公司

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